• The Journal of Korean Institute of Communications and Information Sciences
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• v.26 no.3B
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• pp.369-374
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• 2001

본 논문에서는 터보코드의 설계를 위한 새로운 일터리버 방식(3차원 블록 인터리버)을 소개한다. 3차원 블록 인터리버는 같은 블록크기를 가지는 2차원의 블록 인터리버보다 최소 비트간의 거리를 크게 할 수 있는 방버븡로, 3 차원 인터리빙 알고리즘에 의해 계산된 주소 값을 이용하여 입/출력 데이터의 순서를 조절함으로서 데이터의 비트 거리 특성을 향상시킨 것이다. 터보코드는 데이터 율, 부호기의 구속장의 길이, 복호방식, 순환복호의 횟수 등 여러 가지 요소들에 의해 성능이 좌우되며, 특히 인터리버의 종류 및 크기의 선택에 따라서 성느의 차이를 보인다. 컴퓨터 시뮬레이션을 이용하여 3차원 블록 인터리버의 성능을 분석하였으며, 전송 환경을 가우시안 및 비가우시간 채널로 설정하였다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.33 no.2C
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• pp.161-166
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• 2008

In the parallel-architecture turbo codes, the constituent interleaver must avoid memory collision. This paper proposes a collision-free interleaver structure composed of a Latin square matrix and pre-designed interleavers. Our proposed interleavers can be easily optimized for various information block sizes and for various degrees of parallelism. Their performances were evaluated by computer simulation.

• Proceedings of the IEEK Conference
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• 2005.11a
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• pp.205-208
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• 2005

본 논문에서는 IEEE 802.11a 무선 랜에서 burst error에 대한 에러 정정 코드로 사용되는 블록 인터리버의 설계방법을 제안한다. 블록 인터리버 메모리는 읽기 쓰기의 주소가 다르기 때문에 주소생성을 하기 위한 회로가 복잡해진다. 본 논문에서 제안하는 방법은 블록 인터리버의 설계에서 사용되는 $16{\times}18$ 크기의 메모리를 세분화하여 데이터를 읽어 들일 때 쓰이는 롬이나 복잡한 로직을 제거하거나 메모리 선택기를 추가하여 보다 간소화된 주소 생성 모듈을 설계하여 로직의 효율을 높인다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.26 no.8A
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• pp.1348-1357
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• 2001

본 논문에서는 DAB 시스템에서 사용하는 FEC(Forward Error Correction) 블록을 하드웨어 크기를 고려하여 효율적인 구조를 갖도록 설계하였다. DAB 시스템의 FEC 블록은 크게 스크램블러(에너지분산), 리드-솔로몬 코더, 길쌈 인터리버로 구성된다. RS 디코더 블록 중 키 방정식을 계산해 내는 블록과 길쌈 인터리버가 차지하는 하드웨어 비중은 굉장히 크다. 본 논문에서는 스크램블러 부분에서 데이터의 시작을 알려주는 신호의 효율적인 검출기법을 제안하고, 리드-솔로몬 디코더 블록의 수정 유클리드 알고리즘을 효율적인 하드웨어로 구현하기 위한 새로운 구조와 길쌈 인터리버에서 최적의 메모리 구조를 효과적인 구조를 제안한다. 제안한 구조에서는 단지 8개의 GF 곱셈기와 4개의 덧셈기만을 가지고 RS 디코더의 수정 유클리드 알고리즘을 구현하였으며, 2 RAM(128)과 4 RAM(256)을 가지고 컨벌루셔널 인터리버를 구현하였다. 제안한 구조로 설계했을 경우 디코더 블록이 Altera-FPGA 칩(FLEX10K)에 모두 들어갈 수 있었다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.27 no.3A
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• pp.173-179
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• 2002

In this paper, we suggest more precise performance analysis method of turbo interleavers based on two criteria; performance bounds like Union Bound and weight frequency of codewords. In order to present our new method, we employ block pseudo random, and so-called prime interleavers in compliance of 3GPP standard, respectively, We also applied this method to S-random interleavers that have different window size, S. 3GPP complied turbo encoder, decoder, and AWGN channel are implemented by using MATLAB for our performance analysis. According to our analysis, both criteria should be taken into account coincidently to predict the performance of newly designed interleavers.

• Proceedings of the Korea Information Processing Society Conference
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• 2001.04b
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• pp.1205-1208
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• 2001

인터리빙은 부호화된 메시지를 전송채널을 통하여 전송하기 전에 이루어지는 시간 다이버시티 기능으로 전송채널에서 일어나는 전송메시지에 대한 연집 오류를 시간적으로 확산시켜 산란오류로 분포시키는 기능을 수행한다. 따라서 복호기에서는 산란오류에 대하여 오류정정을 하게 되어 전송 데이터의 신호품질을 향상시킨다. 본 논문에서는 부 복호기에서 인터리빙 디인터리빙을 수행하는 블록, 대각, 랜덤 인터리버 설계방법을 제시하고 블록, 제안된 블록, 랜덤 인터리버 디인터리버를 VHDL언어로 설계 및 검증한다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.30 no.2C
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• pp.25-30
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• 2005

Turbo code is popularly used for the reliable communication in the presence of burst errors. Even if it shows good error performance near to the Shannon limits, it requires a large amount of memories and exhibits long latency. This paper proposes an architecture for the low power implementation of the Turbo decoder adopting the Max-Log-Map algorithm. In the proposed design, two SISO decoders are designed to operate in parallel, and a novel interleaver is designed to prevent the collision of memory accesses by two SISO decoders. Experimental results show that power consumption has been reduced by about 40% in the proposed decoder compared to previous Turbo decoders. The area overhead due to the additional interleaver controller is negligible.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.24 no.12B
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• pp.2424-2429
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• 1999

In this paper, we present a memory efficient implementation method of channel encoder using convolutional encoding and interleaving. In conventional method, two separate RAMs must be used for the channel encoder: one RAM for storing frame data and another RAM for interleaving. In our method, without using interleaving RAM, we only use two small RAMs for buffering input frame data. We can process convolutional encoding and interleaving concurrently by using the two RAMs. There are several advantages when applying channel encoder designed using this method to several digital mobile telecommunications : the reduction of memory size ranging 33 % - 60 %, simplified procedure of receiving frame data, and resultant timing margin gained by the simplified procedure.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.39A no.4
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• pp.195-205
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• 2014

The ultra-high definition television (UHDTV) has been considered as a next generation broadcsating service. However the conventional digital terrestrial transmission system cannot afford the required transmission data rate of UHDTV, and thus adopting ultra-high order constellation, such as 4096-QAM, into the conventional DTT systems has been studied. In particular, when the ultra-high order constellation is adopted into the digital video broadcasting-2nd generation terrestrial (DVB-T2) unequal-error protection (UEP) properties of a codeword of an error correction coding and ultra-high order constellations should be properly matched by bit mapper in order to enhance the decoding performance. Because long codeword results in a heavy computational complexity to design the bit mapper, the DVB-T2 divided it into cascaded blocks, the bit interleaver and the bit-to-cell DEMUX, and there have been many researches related to each block. However, there are few published study related to design methodology of bit interleaver. In this respect, this paper proposes a design methodology of the bit interleaver and presents bit interleavers of 1024-QAM and 4096-QAM according to the proposed design algorithm. The newly designed interleavers improved the decoding performance of the error correction coding by maximally 0.6 dB SNR over both of AWGN and random fading channel.

• Proceedings of the Korea Institute of Convergence Signal Processing
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• 2003.06a
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• pp.197-200
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• 2003

본 논문에서는 IEEE 802.11a 무선 LAN 용 CODEC 회로를 설계하고, VHDL 코딩과 FPGA에 의한 회로설계 검증에 관해 기술한다. IEEE 802.lla WLAN CODEC의 구조는 크게 데이터 보호를 위한 스크램블러/디스크램블러, 채널 에러에 대한 정보보호를 위한 Convolutional 부호기와 Viterbi 복호기로 구성된 채널 코덱, 그리고 연집에러를 랜덤 에러로 변화시키는 인터리버/디인터리버로 구성된다. 본 논문에서는, 이와 같은 CODEC의 각 부분을 하드웨어로 구현하기 위한 새로운 회로구성을 제안하고, 그 성능을 VHDL 코딩에 의한 시뮬레이션과 FPGA에 의한 하드웨어 검증 결과를 제시한다.