Proceedings of the Korean Society for Information Management Conference
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1999.08a
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pp.81-84
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1999
정부를 포함한 공공부문이 보유하고 있는 공공정보와 관련된 논의로서 공공정보에 대한 공공(public)의 접근성 향상을 위한 여러 가지 방안 수립이 강조되고 있다 이 가운데 지금까지 각 국의 정보통신서비스의 정책 기반이 되어온 보편적 서비스(universal service)의 개념은 공공정보를 제공·이용하는데 필요한 논리적 정책 근거로 제안된다. 보편적 서비스란, 기본적인 서비스를 합리적인 요금으로 광범위하게 제공하는 것이라 볼 수 있으며 따라서 공공의 접근성을 보장해야 하는 공공정보의 이용과 밀접하게 관련되기 때문이다.
변조도핑 AIGaAs/GaAs 이종구조의 양자우물에 감금된 이차원 전자가스층의 생성과 그 농도 및 이동도의 파악은 이 구조를 이용한 소자의 성능을 평가하기 위해 필수적이다. 그리고소자제작에 앞서 이차원 전자가스층 생성여부의 확인은 에피층 성장공정과 제작공정을 분리 검증하여 소자 제작후에 나타나는 문제점을 해결하기 위한 진단 단계를 줄일 수 있다. 본 논문에서는 이차원 전자가스층의 확인방법을 개발하기 위하여 변조도핑 이종구조의 PL을 측정하여 분석하고 지금까지 보고된 자료를 분석하여 새로운 피크에 대한 기구해석과 검증방법을 마련하였다.
에피층을 이용하여 소자를 제작할 때 에피층의 품질은 그 소자의 성능에 결정적인 역할을 한다. 이러한 에피층의 결정성, 불순물의 종류 및 농도, 불순물의 에너지 준위, 조성 등을 평가 할 수 있는 방법으로 PL이 널리 사용되고 있다. 본 고에서는 MBE를 이용하여 GaAs, AlGaAs 층을 성장할 때 PL로 에피층을 평가하여 성장조건을 확립하기 위한 기초자료를 마련하고자 PL의 원리와 측정방법을 조사하고 MBE로 성장시킨 GaAs의 PL의 특성을 분석 정리하였다.
본 논문에서는 고밀도 광 기록 시스템에서 코드율이 2/3인 (1,7) 코드를 사용하여 부분 응답의 목표를 다양하게 변화시켜 여러 가지 목표 응답에 대해 잡음의 대부분을 차지하는 지터(jitter) 성분만을 고려했을 때와 이에 부가적인 백색잡음(AWGN)만을 고려하였을 경우의 성능을 각각 비교, 분석하였다. 또한, 이 실험 결과를 토대로 고밀도 광 기록 채널에 적용시킬 수 있는 가능한 부분 응답들을 조사하였고, 그 결과 PR(6,6,8,4,3) ML 코드가 고밀도 기록 시스템에서 좋은 데이터 검출 능력을 나타냄을 보였다.
현재까지 제안된 대부분의 워터마킹 방법들은 전체 프레임 기반이기 때문에 전체영상은 보호할 수 있지만, 공격자가 영상을 구성하는 특정한 객체만을 잘라내어 사용할 경우 객체 그 자체는 보호하기가 어려워 멀티미디어 데이터를 보호하는데 있어서 그 한계가 있다. 따라서 본 논문에서는 영상을 구성하는 특정한 임의의 객체를 추출한 후, 영상의 왜곡을 최소화하기 위해 객체보다 큰 배경영상을 사용, 인간시각 특성을 이용한 웨이브릿 영역에서의 객체기반 워터마킹 방법을 제안한다 제안한 방법은 영상을 구성하는 각각의 객체를 선별하여 워터마크를 삽입함으로서 전체 영상뿐 아니라 각각의 객체를 보호할 수 있어 기존의 방법이 객체공격에 취약한 단점을 보완하였다.
안전하고 위생적이 우유를 생산 보급하기 위하여 그 동안 정부, 낙농가, 유가공 관련업체 등에서 많은 분들의 꾸준한 노력으로 인해 선진국 못지 않은 고품질의 원유가 생산되고 있으며, 최근에 많은 유업체들이 경쟁적으로 보다 품질좋은 우유를 생산하기 위하여 세균수 일등급에 해당하는 목장 원유만을 따로 집유하는 등 다각적인 방법을 취하고 있는 실정이다. 농촌진흥청 수의과학 연구소(소장: 이재진) 유방염연구실에서는 낙농가가 보다 품질좋은 원유생산을 위해 유방염
Proceedings of the Korea Society of Information Technology Applications Conference
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2002.06a
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pp.87-87
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2002
본 논문에서는 모듈성과 확장성을 갖는 시스톨릭 어레이 정렬기(Systolic Array Sorter)의 구현에 대하여 기술한다. 정규순환방정식으로 표현된 정렬(sorting)알고리즘으로부터 1차원 평면 시스톨릭 어레이를 유도한 후 유도된 정렬 시스톨릭 어레이를 RTL 수준에서 VHDL로 모델링 하여 동작을 검증하였다. 검증된 시스톨릭 어레이 정렬기는 synopsys hynix-0.35$\mu\textrm{m}$ 셀 라이브러리와 FPGA s40pq240칩을 사용하여 합성 및 구현되었다.
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[게시일 2004년 10월 1일]
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