• Journal of the Korean Ceramic Society
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• v.38 no.7
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• pp.639-642
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• 2001

전형적인 비저항-온도 특성을 갖는 BaTiO$_3$계 PTC 세라믹을 일반적인 세라믹 공정을 이용하여 제조하였고, 결정립계면에 형성된 전위장벽의 높이를 구하였다. ZnO 바리스터의 전위장벽을 구하기 위해 이용되었던 커패시턴스-전압 관계식과는 다른 새로운 관계식을 제안하였고, 기존의 비저항-온도 관계식을 다소 변경한 관계식을 이용하여 전위장벽을 구하였다. 두 관계식으로부터 구한 전위장벽의 높이는 매우 유사한 값을 보이고 있으며 타 연구자들에 의해 보고된 값과도 잘 일치하고 있다. 비저항-온도 관계식과 커패시턴스-전압 관계식을 이용하여 130-18$0^{\circ}C$ 구간에서 구한 전위장벽의 크기는 각각 0.41-0.76V와 0.36-0.80V이었다.

• Proceeding of EDISON Challenge
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• 2013.04a
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• pp.217-220
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• 2013

기존 플래시 메모리의 물리적 한계를 극복하여 저전압, 저전력 비휘발성 메모리 소자를 얻기 위해서는 터널링 장벽 제어가 필수적이며, 저유전체와 고유전체를 적층한 VARIOT 구조는 터널링 장벽 제어에 매우 효과적이다. 우리는 비평형 그린함수 방법을 이용하여 전자 수송을 계산함으로써, VARIOT 구조가 기존의 단일 유전층 구조에 비해 비휘발성 메모리 관점에서 얼마나 향상되었는지를 분석하고, 터널링 장벽 제어에 있어 고유전체가 가져야 할 가장 유리한 조건을 찾아내었다. 또한 유효질량이 에너지 장벽(유전층)의 전계 민감도와 거의 무관함을 보임으로서 시뮬레이션 결과가 합리적임을 증명하였다.

• Journal of the Korean BIBLIA Society for library and Information Science
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• v.31 no.1
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• pp.5-20
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• 2020

The study aimed at identifying the causes of the high level of health application but the low level of use. In other words, the effects of user's innovation resistance (use barrier, value barrier, risk barrier, traditional barrier, image barrier, etc.) were examined. For this study, 378 valid responses were collected by conducting surveys with college students. Findings indicated the higher the level of image barrier of the user, the higher the degree of innovation resistance for the health application, and the higher the degree of innovation resistance, the lower intention of continuous use and recommendation. In addition, the level of use barriers, value barriers and traditional barriers did not have a significant effect on the degree of innovation resistance, suggesting that users familiar with smartphones have low resistance to health applications. The study deepens the theoretical discussion about the adoption and continuous use of new technologies by explaining the use of health applications in the theory of innovation resistance. The findings of the study provide the practical implications that lowering the image barriers rather than the usage barriers, value barriers and traditional barriers will be effective for the adoption and continuous use of health applications.

• Proceedings of the Korean Vacuum Society Conference
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• 2016.02a
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• pp.331.1-331.1
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• 2016

내부지름이 2.0 mm 이하인 PTFE와 PE 튜브에 진공장치를 이용하여 튜브 내부의 압력을 감압하여 진공상태를 형성하였다. 진공기밀 후에 반응성 가스를 인입하여 튜브 외부에 장착된 전극을 통하여 고전압의 AC 전압을 인가하여 튜브 내부에 선택적으로 유전체 장벽 방전을 유도하였다. 본 연구에서는 유전율이 3.0 이하로 낮은 PTFE와 PE 튜브에 유전체 장벽방전이 유도될 때 나타나는 전압과 전류의 파형을 분석하여 방전의 개시와 방전의 형태를 조사하였다. 주파수 40 kHz인 AC 전원(PEII, Advanced Energy)과 Loadmatch 모듈을 이용하여 4 kV 이하의 전압을 인가하여 플라즈마 방전 유도하였다. 튜브에 인가고전압 프로브와 전류 프로브를 이용하여 오실로스코프를 I-V 분석을 실시하였고, 실험 결과 대기압 방전에서 유도되는 유전체 장벽방전의 I-V 특성과 달리 방전의 형태가 유전체장벽방전과 글로우방전이 혼합된 형태로 나타났다. 또한 유전체 장벽방전을 통해 튜브 내부에 형성되는 플라즈마에 대한 분석으로 OES 광분석을 실시하여, 방전 시간과 전압 변화에 따른 고분자 표면으로부터 방출되는 활성종에 대한 분석을 실시하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.02a
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• pp.254-254
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• 2010

기존의 부유게이트를 이용한 플래시 메모리는 소자의 크기를 줄이는데 한계가 있기 때문에 이를 해결하기 위한 비휘발성 메모리 소자로 CTF가 큰 관심을 받고 있다. CTF 메모리 소자는 기존의 플래쉬 메모리 소자에 비해 쓰고 지우는 속도가 빠르고, 데이터의 저장 기간이 길며, 쓰고 지우는 동작에 의한 전계 스트레스에 잘 견뎌내는 장점을 가지고 있다. 최근 터널 장벽의 두께와 종류를 변화시킨 소자의 전기적 특성을 향상하기 위한 연구들은 많이 있었지만, 터널 장벽의 적층구조 변화에 대한 연구는 비교적 적다. 본 연구에서는 터널 장벽의 적층구조 변화에 따른 CTF 메모리 소자의 프로그램 동작 특성 변화에 대해 관찰하였다. 기존의 단일 산화막 (silicon oxide; O) 대신 산화막과 higk-k 물질인 질화막 (silicon nitride; N)을 조합하여 ON, NON, ONO로 터널 장벽의 여러 가지 적층 구조를 가진 소자를 설계하여 각 소자의 프로그램 동작 특성을 조사하였다. CTF 메모리 소자의 프로그램 동작 특성을 거리와 시간에 따른 연속방정식, Shockley-Read-Hall 유사 트랩 포획 방정식 및 푸아송 방정식을 유한차분법을 사용하여 수치해석으로 분석하였다. WKB 근사를 이용하여 인가된 전계의 크기에 따라 터널링 현상에 의해 트랩층으로 주입하는 전자의 양을 계산하였다. 또한, 터널 장벽의 적층구조 변화에 따른 트랩층의 전도대역과 트랩층 내부에 분포하는 전자의 양을 시간에 따라 계산하였다. 계산 결과에서 터널 장벽의 적층구조 변화가 CTF 메모리 소자의 프로그램 동작 특성에 미치는 영향을 알 수 있었다. 소자의 프로그램 동작 특성을 분석함으로써 CTF 메모리 소자에 적합한 터널 장벽의 구조를 알 수 있었다. 기존의 단일 산화막보다 얇아진 산화막의 두께와 낮은 질화막의 에너지 장벽 높이로 전자의 터널링 현상이 더 쉽게 일어나기 때문에 ON 구조로 터널 장벽을 적층한 CTF 메모리 소자의 프로그램 속도가 가장 빠르게 나타났다. 이러한 결과는 터널 장벽의 구조적 변화가 전자의 터널 효과에 미치는 영향을 이해하고 프로그램 동작 속도가 빠른 CTF 메모리 소자의 최적화에 도움을 줄 수 있다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2015.05a
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• pp.821-823
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• 2015

본 연구에서는 비대칭 이중게이트 MOSFET의 상하단 게이트 산화막 두께에 대한 드레인 유도 장벽 감소 현상에 대하여 분석하고자한다. 드레인 유도 장벽 감소 현상은 단채널 MOSFET에서 드레인전압에 의하여 소스측 전위장벽이 낮아지는 효과를 정량화하여 표현한다. 소스 측 전위장벽이 낮아지면 결국 문턱전압에 영향을 미치므로 드레인전압에 따른 문턱전압의 변화를 관찰할 것이다. 비대칭 이중게이트 MOSFET는 상단과 하단의 게이트 산화막 두께를 다르게 제작할 수 있는 특징이 있다. 그러므로 본 연구에서는 상단과 하단의 게이트 산화막 두께변화에 따른 드레인 유도 장벽 감소 현상을 포아송방정식의 해석학적 전위분포를 이용하여 분석하였다. 결과적으로 드레인 유도 장벽 감소 현상은 상하단 게이트 산화막 두께에 따라 큰 변화를 나타냈다. 또한 도핑농도에 따라 드레인유도장벽감소 현상이 큰 영향을 받고 있다는 것을 알 수 있었다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2015.10a
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• pp.858-860
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• 2015

본 연구에서는 비대칭 이중게이트 MOSFET의 채널 내 도핑농도에 대한 드레인 유도 장벽 감소 현상에 대하여 분석하고자한다. 드레인 유도 장벽 감소 현상은 드레인 전압에 의하여 소스 측 전위장벽이 낮아지는 효과로서 중요한 단채널 효과이다. 이를 분석하기 위하여 포아송방정식을 이용하여 해석학적 전위분포를 구하였으며 전위분포에 영향을 미치는 채널도핑 농도뿐만이 아니라 상하단 산화막 두께, 하단 게이트 전압 등에 대하여 드레인 유도 장벽 감소 현상을 관찰하였다. 결과적으로 드레인 유도 장벽 감소 현상은 채널도핑 농도에 따라 큰 변화를 나타냈다. 단채널 효과 때문에 채널길이가 짧아지면 도핑농도에 따른 영향이 증가하였다. 도핑농도에 대한 드레인유도장벽감소 현상의 변화는 상하단 산화막 두께에 따라 큰 변화를 보였으며 산화막 두께가 증가할수록 도핑농도에 따른 변화가 증가하는 것을 알 수 있었다. 또한 하단게이트 전압은 그 크기에 따라 도핑농도의 영향이 변화하고 있다는 것을 알 수 있었다.

• Proceedings of the Korean Magnestics Society Conference
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• 2002.12a
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• pp.170-171
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• 2002

최근에 스핀트로닉스 주요 관심 소자의 하나인 자성체와 반도체 하이브리드형 쇼트키 장벽 다이오드 (Schottky Barrier Diode; SBD) 소자는 금속과 반도체간의 장벽전압에 의해 다수 전자가 이동하는 현상을 이용한 것으로서 과거에 신호 검파용으로 사용하던 금속 접촉 다이오드와 유사한 구조와 원리를 가진다. 내부 저항이 작고 동작속도가 빨라서 PC의 전원 장치와 같이 고속, 고효율을 요구하는 환경에 많이 사용된다. 쇼트키 장벽 소신호 다이오드와 쇼트키 장벽 정류기의 구분은 불분명하며 보통 0.5 A를 기준으로 구분한다. (중략)

• Korean Journal of Materials Research
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• v.7 no.12
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• pp.1041-1046
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• 1997

본 연구에서는 분자선 에피택시 방법으로 비대칭 AIAs/GaAs(001)이중 장벽, 삼중장벽구조를 성장한 수 이를 이용하여 2단자 소자를 제작하여 전기적 특성을 분석하였다. 에피층은 쌍결정 X-ray회절 분석과 단면투과 전자현미경을 이용하여 결정성 및 격자 정합성을 확인하였다. 전기적 성능을 보다 향상시키기 위해 n-GaAs에 대한 오믹 접촉등의 소자 제작 공정을 최적화하였다. 삼중장벽 구조를 이용하여 제작한 소자의 전기적 특성 연구 결과 두개의 주요 공진 터널링 전류 피크 사이에 X-valley에 의한 구조를 확인할 수 있었으며, 이중 장벽구조에 제2의 양자우물 구조를 첨가함으로써 낮은 전압위치에서 전류 피크가 향상하는 결과를 얻었다.

• Proceedings of the Korean Vacuum Society Conference
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• 2013.02a
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• pp.163-163
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• 2013

최근 들어서 유연 OLED (Organic Light-Emitting Diodes) 소자에 대한 연구가 증가하면서 전통적인 ITO 전극을 대체할 수 있는 전극물질 후보로 그래핀이 많은 주목을 받고 있다. 그 중에 CVD 방법으로 합성된 다층 그래핀(Few layer graphene, FLG)은 실제 상용화되는 소자에 응용이 될 가능성이 높아 많은 연구가 이 방향으로 진행되고 있다. 이 연구에서는 다층 그래핀과 유기물질 사이의 계면을 전자분광학 분석을 이용해 각 분자층 사이의 에너지 준위 변화에 대해 분석했다. 에너지 준위 정렬을 이용하면 각 분자층간의 정공주입 에너지장벽을 알 수 있는데 이 에너지 장벽은 소자의 효율에 직접적으로 연관되는 값이다. 정공 주입층 물질로는 TAPC 1,1- Bis[4-[N,N'-di(p-tolyl)amino]phenyl]cyclohexane (TAPC)를 사용했고, 다층 그래핀과 TAPC층 사이의 에너지 준위 정렬을 분석한 결과 다층 그래핀과 TAPC층 사이에는 ~1.4 eV의 에너지 장벽이 존재함을 확인했다. 하지만 OLED 소자로 활용하기 위해서는 이보다 더 낮은 에너지 장벽을 필요로 하기 때문에 두 물질 사이에 4,4'-bis(N-phenyl-1-naphthylamino)biphenyl (NPB), 1,4,5,8,9,11-hexaazatriphenylene-hexacarbonitrile (HAT-CN)을 삽입하여 에너지 장벽을 낮추기 위한 시도를 해 보았다. 그래핀과 TAPC 사이에 중간층으로 NPB를 사용했을 때의 에너지 장벽은 0.55 eV, HAT-CN을 사용했을 때는 0.4 eV로 TAPC만 사용했을 때보다 ~1 eV정도 에너지 장벽을 낮추는 효과를 보여줬다. 이 연구를 통해 다층 그래핀을 OLED 소자의 전극으로 활용할 수 있는 가능성을 볼 수 있었다.