• 한국정보전자통신기술학회논문지
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• 제10권5호
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• pp.409-416
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• 2017

본 논문은 유한체(finite fields)에서 압축센싱(compressed sensing) 프레임워크를 살펴본다. 하나의 측정 샘플은 센싱행렬의 행과 희소 신호 벡터와의 내적으로 연산되며, 본 논문에서 제안하는 확률적 희소 신호 복원 알고리즘을 이용하여 그 압축센싱의 해를 찾고자 한다. 지금까지 압축센싱은 실수(real-valued)나 복소수(complex-valued) 평면에서 주로 연구되어 왔지만, 이와 같은 원신호를 처리하는 경우 이산화 과정으로 정보의 손실이 뒤따르게 된다. 이에 대한 연구배경은 이산(discrete) 신호에 대한 희소 신호를 복원하고자 하는 노력으로 이어지고 있다. 본 연구에서 제안하는 프레임워크는 센싱행렬로써 코딩 이론에서 사용된 LDPC(Low-Density Parity-Check) 코드의 패러티체크 행렬을 이용한다. 그리고 본 연구에서 제안한 확률적 복원 알고리즘을 이용하여 유한체의 희소 신호를 복원한다. 기존의 코딩 이론에서 발표한 LDPC 복호화와는 달리 본 논문에서는 희소 신호의 확률분포를 이용한 반복적 알고리즘을 제안한다. 그리고 개발된 복원 알고리즘을 통하여 우리는 유한체의 크기가 커질수록 복원 성능이 우수한 결과를 얻었다. 압축센싱의 센싱행렬이 LDPC 패러티체크 행렬과 같은 저밀도 행렬에서도 좋은 성능을 보여줌에 따라 이산 신호를 고려한 응용 분야에서 적극적으로 활용될 것으로 기대된다.

• 대한전자공학회논문지SD
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• 제44권9호
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• pp.1-9
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• 2007

유한체 $GF(2^n)$ 연산을 바탕으로 구성되는 암호시스템의 효율적 구현을 위하여 유한체의 곱셈의 하드웨어 구현은 중요한 연구 대상이다. 공간 복잡도가 낮은 병렬 처리 유한체 곱셈기를 구성하기 위하여 Divide-and-Conquer와 같은 방식이 유용하게 사용된다. 대표적으로 Karatsuba와 Ofman이 제안한 카라슈바(Karatsuba-Ofman) 알고리즘과 다중 분할 카라슈바(Multi-Segment Karatsuba) 방법이 있다. Leone은 카라슈바 방법을 이용하여 공간 복잡도 효율적인 병렬 곱셈기를 제안하였고 Ernst는 다중 분할 카라슈바 방법의 곱셈기를 제안하였다. [2]에서 제안한 방법을 개선하여 [1]에서 낮은 공간 복잡도를 필요로 하는 $MSK_5$ 방법과 $MSK_7$ 방법을 제안하였으며, [3]에서 곱셈 방법을 혼합하여 곱셈을 수행하는 방법을 제안하였다. 본 논문에서는 [3]에서 제안한 혼합 방법에 [1]에서 제안한 $MSK_5$ 방법을 추가로 혼합하는 혼합 방법을 제안한다. 제안하는 혼합방법을 적용하여 곱셈을 구성하면 l>0, $25{\cdot}2^l-2^l을 만족하는 차수에서 [3]에서 제안한 혼합 방법보다 $116{\cdot}3^l$만큼의 게이트와 $2T_X$ 만큼의 시간 지연이 감소한다.

• 한국통신학회논문지
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• 제29권3A호
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• pp.331-336
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• 2004

본 논문에서는 보다 빠른 연산동작의 구현을 위해 시스템 복잡도를 개선한 새로운 GF(2$^{m}$ ) 승산기를 제안한다. m차 기약 AOP가 갖는 특성으로부터 승산 중 발생하는 모듈러 환원의 과정을 순환이동 특성으로 간략화 하였고, 이후 AND와 XOR 게이트들의 배열구조를 사용하여 승산을 이루도록 하였다. 본 논문에서 제안한 승산기는 m(m+1)개의 2-입력 AND게이트와 (m+1)$^2$개의 2-입력 XOR게이트만으로 구성되며 연산에 소요되는 지연시간은 Τ$_{A+}$〔lo $g_2$$^{m}$ 〕Τ$_{x}$ 이다. 제안된 승산기와 타 승산기를 비교하여 그 결과를 보였고, 비교 결과 회고구성 및 복잡도 개선에 우수한 특성을 가지며 VLSI 구현에 적합함을 확인하였다.다.

• 한국컴퓨터그래픽스학회논문지
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• 제18권1호
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• pp.29-34
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• 2012

양질의 사면체 요소망은 유한요소법 기반의 변형체 시뮬레이션이나 사면체 기반의 유체 시뮬레이션 등에서 필수적이다. 본 논문에서는 옥트리 기반의 적응적 부호거리장을 이용하여 다각형 표면을 가진 물체의 내부를 양질의 이면각을 가진 사면체로 채우는 볼륨 요소망 구성 방법을 제안한다. 옥트리를 이용하여 물체 내부에서 표면까지 다양한 크기의 사면체를 이용하여 생성된 요소의 개수를 줄이며, 옥트리의 인접 셀들 사이의 레벨 차이를 제한하여 양질의 이면각을 가진 요소망을 얻는다. 옥트리 기반의 요소망 생성에 있어서 물체 표면까지의 부호거리를 구하는 것은 매우 중요한 연산이다. 본 논문은 하향식으로 생성한 옥트리의 꼭짓점들에서 부호거리장을 빠르게 구하는데 중점을 두고 있다. 본 논문에서 제안한 사면체 요소망 구성 방법은 실행 시간이 빠르고 안정적이며 구현이 쉬운 장점을 가지고 있다.

• 정보보호학회논문지
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• 제24권1호
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• pp.41-50
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• 2014

본 논문에서는 가우시안 정규기저를 갖는 유한체 $GF(2^n)$의 곱셈기 오류 탐지 방법을 제시한다. 제안하는 오류 탐지 방법은 하드웨어로 단순하게 구성된다. 즉 n-bit 출력 직렬 곱셈기에서는 1 개의 AND gate, n+1 개의 XOR gate, 그리고 1 개의 1-bit register로 구성되며, 병렬 곱셈기의 경우 n 개의 AND gate와 2n-1 개의 XOR gate로 구성된다. 제안하는 방법은 C=AB 연산에 홀수개의 오류가 발생하는 경우 탐지가 된다.

• 한국정보통신학회논문지
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• 제13권10호
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• pp.2154-2162
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• 2009

스마트카드 보안용 타원곡선 암호를 위한 스칼라 곱셈기를 설계하였다. 스마트카드 표준에 기술된 163-비트의 키 길이를 지원하며, 유한체 (finite field) 상에서 스칼라 곱셈의 연산량을 줄이기 위해 complementary receding 방식을 적용한 Non-Adjacent Format (NAF) 변환 알고리듬을 적용하여 설계되었다. 설계된 스칼라 곱셈기 코어는 0.35-${\mu}m$ CMOS 셀 라이브러리로 합성하여 32,768 게이트로 구현되었으며, 150-MHz@3.3-V로 동작한다. 설계된 스칼라 승산기는 스마트카드용 타원곡선 암호 알고리듬의 전용 하드웨어 구현을 위한 IP로 사용될 수 있다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 춘계학술대회
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• pp.686-689
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• 2009

본 논문에서는 타원곡선 암호를 위한 스칼라 곱셈기의 설계에 대해 기술한다. 설계된 스칼라 곱셈기는 스마트카드 표준에 기술된 163-비트의 키 길이를 가진다. 유한체 $GF(2^{163})$ 상에서 스칼라 곱셈의 연산량을 줄이기 위해 complementary recoding 방식을 적용한 Non-Adjacent-Format(NAF) 변환 알고리듬을 적용하여 설계하였다. 설계된 스칼라 곱셈기 코어는 $0.35-{\mu}m$ CMOS 셀 라이브러리로 합성하여 32,768 게이트로 구현되었으며, 150-MHz@3.3-V로 동작한다. 설계된 스칼라 승산기는 스마트카드용 타원곡선 암호 하드웨어 구현을 위한 IP로 사용될 수 있다.

• 정보보호학회논문지
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• 제11권2호
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• pp.37-44
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• 2001

본 논문에서는 유한체 연산을 바탕으로 하는 타원곡선 암호화 프로세서의 승산기를 효율적으로 구현할 수 있는 구조를 제안한다. 타원곡선 암호알고리즘에 적용된 비도는 193비트로 하드웨어 구현에 유리한 trinomial 다항식을 사용하였다. 제안된 승산기는 trinomial 다항식의 특성을 이용하여 기존의 193bit serial LFSR를 개선한 37bit digit serial 구조를 갖도록 설계하였다. 회로는 합성수준의 VHDL코드와 타원곡선 상에서의 임의의 좌표의 가산식으로부터 만들어진 테스트벡터를 적용하여 기능을 검증하고 회로의 규모를 측정하였다. 검증된 결과는 기존의 LFSR승산기의 30% 면적으로 승산기 구현이 가능하였다

• 정보보호학회논문지
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• 제13권5호
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• pp.179-187
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• 2003

최근 빠른 하드웨어의 구현은 속도의 효율성을 중시하는 환경에서 큰 관심의 대상이 되고 있다. 유한체 연산기는 연산과정이 복잡한 곱셈 연산에 의해 속도가 결정된다. 연산 수행 속도를 빠르게 개선하기 위해 본 논문에서는 하드웨어 구조를 기존의 Mastrovito방법을 이용하여 제안하고자 한다. 삼항기약다항식(trinomial) p($\chi$)=$\chi$$^{m}$ ＋$\chi$$^n$＋1를 이용하여 제안하는 곱셈기의 시간 복잡도를 기존의 복잡도 T$_{A}$+( (m-2)/(m-n) +1+ log$_2$(m) ) T$_{x}$에서 T$_{A}$＋(1＋ log$_2$(m-1)＋ n/2 ) T$_{x}$으로 감소시킨다. 그러나 공간 복잡도를 살펴보면 AND 게이트 수가 기존의 복잡도와 m$^2$으로 같지만, XOR 게이트의 수는 기존 복잡도인 m$^2$-1에서 m$^2$＋(n$^2$-3n)/2으로 기약다항식의 중간항 차수인 n에 따라 약간 증가된다. 기약다항식의 최고차 항을 표준에서 권장하는 차수와 그에 준하는 다항식의 차수에 대해 XOR 공간 복잡도가 평균적으로 1.18% 증가하는 데 비해, 시간 복잡도는 평균적으로 9.036% 정도 감소한다.

• 한국항공우주학회지
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• 제50권12호
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• pp.889-898
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• 2022

본 논문에서는 3차원 전자기장의 병렬 해석 기법을 제안하였다. 시간 조화 벡터 파동 방정식 및 유한요소 기법에 기반한 전자기장 산란 해석이 수행되었으며, 모서리 기반 요소 및 2차 흡수 경계 조건이 도입되었다. 개발한 알고리즘은 유한요소망을 분할한 뒤 각 프로세서에 할당함으로써 요소별 수치적분 및 행렬 조립 과정의 병렬화를 달성하였다. 이때 부영역 생성을 위해 그래프 분할 라이브러리인 METIS가 도입되었다. 대형 희박행렬 방정식의 계산은 다중 프론탈 기법 기반 병렬 연산 라이브러리인 MUMPS를 통해 수행되었다. 개발된 프로그램의 정확도는 Mie 이론해 및 ANSYS HFSS 결과와의 비교를 통해 검증되었다. 또한 사용된 프로세서 수에 따른 가속 지표를 측정하여 확장성을 확인하였다. 완전 전기 도체 구, 등·이방성 유전체 구 및 유도탄 예제 형상에 대한 전자기장 산란 해석이 수행되었다. 개발된 프로그램의 알고리즘은 추후 유한요소 분할 및 합성법에 활용될 예정이며, 더욱 확장된 병렬 연산 성능을 목표하고자 한다.