• Journal of the Korea Institute of Information and Communication Engineering
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• v.15 no.1
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• pp.33-40
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• 2011

In this paper, underwater acoustic communication experiment was carried out to test a performance of single carrier digital modulation schemes. The communication experiment was performed at real sea and tested modulation schemes are ASK, FSK with non-coherent detection and QPSK with coherent detection. A modulated image data was transmitted with data rates of 600bps~3Kbps. From the results of BER of the demodulated signal, ASK and FSK show the achievable BER of $10^{-3}{\sim}10^{-4}$ without compensation techniques and QPSK show that of $10^{-4}$ with linear equalizer.

• Proceedings of the Optical Society of Korea Conference
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• 2005.07a
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• pp.250-251
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• 2005

• The Journal of Korean Institute of Electromagnetic Engineering and Science
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• v.14 no.2
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• pp.104-110
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• 2003

This paper proposed a simple 180$^{\circ}$ MMIC phase shifter for wideband application. The phase shifter simply consists of a Lange coupler and two GaAs PIN diodes. The measured performance of the phase shifter in the 2 to 6 GHz band shows a maximum phase error of less than 13$^{\circ}$, maximum 3.2 dB insertion loss, and minimum 6.3 dB return loss.

• Proceedings of the KIPE Conference
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• 2010.11a
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• pp.286-287
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• 2010

계통연계 인버터 제어 시 계통 전압과 동상인 전류를 공급해 주기 위해 반드시 계통 전압의 위상 정보가 필요하다. 기존의 PLL 방법은 계통 전압에 고조파가 존재하지 않을 시에 검출된 위상 값은 정확하지만, 고조파 존재 시 정확한 위상 값을 얻을수 없다. 본 논문에서는 전차원 상태 관측기를 이용하여 기본파 성분과 고조파 성분을 분리하여 검출된 위상의 정상상태 오차를 감소시킬 수 있고, 저역통과필터를 고려한 PLL 시스템의 모델링을 이용하여 동특성을 개선하는 방법을 제안하였다. 이를 모의실험을 통하여 검증하였다.

• Proceedings of the IEEK Conference
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• 2000.09a
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• pp.907-910
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• 2000

QPSK 복조기는 위상 오차에 따른 문제점을 극복하기 위해 수신단에서는 반송파의 주파수와 위상을 tracking 하는 Carrier recovery loop부분이 필요하다〔1〕. Carrier recovery loop는 multiplier, arm filter, matched filter, decimator, loop filter, NCO로 구성이 된다〔2〕.기존 Carrier recovery loop의 NCO는 sine과 cosine의 lookup table을 갖는 구조로 되어있어, 전력소모가 크다는 문제점을 가지고 있다. 따라서 본 논문에서는 lookup table을 사용하지 않는 저 전력 구조의 QPSK복조기의 Carrier recovery loop의 NCO를 설계했다.

• Proceedings of the Korean Institute of IIIuminating and Electrical Installation Engineers Conference
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• 2005.05a
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• pp.143-145
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• 2005

We present the method to obtain four speckle patterns with relative phase shift of ${\pi}/2$ passive devices such as wave plate and polarizer, and calculate the phase at each point of the speckle pattern in shearographic system using Wollaston pin And, we analyzed the phase error caused by wave plates used in the proposed method by Jones matrix.

• Proceedings of the Korea Contents Association Conference
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• 2010.05a
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• pp.347-349
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• 2010

탄성표면파 필터에 관한 여러 가지 모델링이 연구된 이후, 다양한 필터와 공진기가 신호처리용으로 사용되어, 많은 다른 모델들이 이를 분석하고 통합하기위해 유도되어 왔다. 탄성표면파 필터는 크기가 소형이고 제작이 간편하며, 주변의 전자회로와 조합하기 쉬운 장점이 있다. 비대칭의 진폭특성과 비선형 위상특성을 갖는 필터를 설계하고, 설계된 필터의 설계오차를 보정하기 위해서는 임의의 진폭 및 위상특성을 갖는 필터의 설계방법을 연구한다.

• Proceedings of the Optical Society of Korea Conference
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• 2001.02a
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• pp.158-159
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• 2001

파장분할다중 방식에서 필요로 하는 격자들 간의 격자주기 차이는 1nm이하를 요구한다. 따라서, 하나의 위상형 마스크로 서로 다른 주기의 격자를 동시에 제작하려면 하나의 위상형 마스크 패턴들 간에도 nm 정도의 차이를 갖는 미세한 패턴이 있어야 한다. 그러나, 일반적으로 마스크를 제작하는데 이용되는 장비인 전자빔 묘화장치(electron-beam lithographic system)의 분해능은 수십 nm이므로, 그러한 nm 정도의 정확도로서 조합된 마스크 패턴들을 만드는 것은 매우 어렵다. (중략)

• Korean Journal of Optics and Photonics
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• v.16 no.6
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• pp.516-520
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• 2005

We proposed an efficient phase stepping method for the use in fiber-optic ESPI. To improve phase-stepping accuracy and efficiency, a fiber-optic Michelson interferometer was phase-modulated by a ramp-driven fiber stretcher, resulting in 4$\pi$ phase excursion in the PD interference signal. The zero-crossing points of the signal, which have consecutive $\pi$ phase difference, were carefully detected and used to generate trigger signals for the CCD camera. From the experimental results by using this algorithm, $\pi$/2 phase-stepping errors between the speckle patterns were measured to be less than 0.6 mrad with 100 Hz image capture speed. Also it has been shown that the error from the nonlinear phase modulation and environmental perturbations could be minimized without any feedback algorithm.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.18 no.2
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• pp.408-414
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• 2014

This paper proposes a charge-pump phase-locked loop (PLL) with 51-phase output clock of a 125 MHz target frequency. The proposed PLL uses three voltage controlled oscillators (VCOs) to generate 51-phase clock and increase of maximum operating frequency. The 17 delay-cells consists of each VCO, and a resistor averaging scheme which reduces the phase mismatch among 51-phase clock combines three VCOs. The proposed PLL uses a 65 nm 1-poly 9-metal CMOS process with 1.0 V supply. The simulated peak-to-peak 지터 of output clock is 0.82 ps at an operating frequency of 125 MHz. The differential non-linearity (DNL) and integral non-linearity (INL) of the 51-phase output clock are -0.013/+0.012 LSB and -0.033/+0.041 LSB, respectively. The operating frequency range is 15 to 210 MHz. The area and power consumption of the implemented PLL are $580{\times}160{\mu}m^2$ and 3.48 mW, respectively.