• Journal of Digital Contents Society
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• v.3 no.1
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• pp.113-122
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• 2002

The flatness of a silicon wafer concerned with ULSI chip is one of the most critical parameters ensuring high yield of wafers. The polishing process that measures and controls the flatness of a silicon wafer is one of the important process in various processes for production silicon wafer, which are still being done today by manual. But engineers in polishing process are requested to have many experiences and to check silicon wafers one by one. In this paper, we propose an algorithm used interpolation that estimates wafer's shape and sorts wafers automatically, then we can control the flatness of wafers in polishing process by automatic system.

• Proceedings of the KIEE Conference
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• 1999.07b
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• pp.618-620
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• 1999

웨이퍼내의 온도 균일도를 확보하는 것은 고속열처리공정장비(RTP)에 있어서 입력신호 수집을 통해 달성해야 할 중요한 제어 요소이며, 이러한 온도의 균일도를 향상시키기 위해서는 웨이퍼의 각 지점에 대한 정확한 온도 계측이 필수적으로 선행되어야 한다. 그러나 RTP의 구조적 특징과 동작특성 때문에 정확한 온도계측이 매우 어려운 면이 있다. 온도계측은 주로 고온계를 통해 이루어지는데 대류와 복사 등 여러 가지 원인에 의해서 웨이퍼내에 온도가 불균일하게 되는 경우 한정된 개수의 고온계로 온도 분포를 정확히 추정할 수 없는 한계를 지니고 있다. 본 논문에서는 RTP 공정을 열역학적으로 접근하여 단일점 온도 계측에 의한 전체 온도 분포 추정 기법을 연구하고 이것을 다중점 온도 계측에 의한 온도 분포 추정 기법으로 확장 발전시켜 웨이퍼에 상대적으로 영향을 끼치는 요소 중 예측 불가능하거나 측정 불가능한 요소까지 포함하여 최소의 측정치를 활용하여, 적절한 제어입력 유도에 필요한 형태로 웨이퍼상의 온도계측을 가능하게 하였다.

• Proceedings of the Korean Society Of Semiconductor Equipment Technology
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• 2004.05a
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• pp.202-206
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• 2004

본 연구에서는 고밀도로 백색 발광다이오드를 웨이퍼 상에 제작하기 위한 제조공정에 필요한 포토마스크를 제작하는 연구를 수행하였다. 발광다이오드 한 개의 패턴을 웨이퍼상에 연속적으로 배열하여 이를 병렬로 연결하는 금속배선을 고려하였다. AutoCAD의 DWG 파일로 캐드작업을 수행하여 이를 DXF 파일로 변환하였으며, 레이저빔으로 스켄하여 소다라임 유리판 위에 크롬을 식각함으로써 포토마스크를 제작하였다. 이는 기존에 제작된 개별칩 형태의 발광다이오드 제작공정을 집적공정화함으로써 웨이퍼상에서 전면 발광하는 조명광원의 구조를 갖는다. 또한 이를 활용하여 백색 발광다이오드 집적칩을 제작하려 한다.

• Proceedings of the Korean Vacuum Society Conference
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• 2014.02a
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• pp.265-265
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• 2014

일반적으로 태양전지 및 반도체 공정에서 불순물 주입 과정인 도핑(Doping)공정은 크게 몇 가지 방법으로 구분해 볼 수 있다. 소성로(Furnace)를 이용하여 열을 통해 불순물을 웨이퍼 내부로 확산시키는 열확산 방법과 진공 챔버 내부에서 전자기장을 걸어 이온을 극도로 가속시켜 진행하는 이온 주입(Ion implantation)이나 이온 샤워(Ion shower)를 이용한 도핑 방법이 있다. 또한 최근 자외영역 파장의 레이저광을 조사하여 광화학 반응에 의해 도펀트 물질를 분해하는 동시에 조사 부분을 용해하여 불순물을 도포하는 기법인 레이져 도핑(Laser doping) 방법이 개발중이다. 그러나 레이져나 이온 도핑 공정기술은 고가의 복잡한 장비가 필요하여 매출 수익성 및 대량생산에 비효율적이며 이온 주입에 의한 박막의 손상을 치료하기 위한 후속 어닐링(Post-annealing) 과정이 요구되는 단점을 가지고 있고 열확산 도핑 방법은 정량적인 불순물 주입 제어가 어렵고 시간 대비 생산량의 한계가 있다. 반면 대기압 플라즈마로 도핑을 할 경우 기존에 진공개념을 벗어나 공정상에서 보다 저가의 생산을 가능케 할 뿐아니라 멀티 플라즈마 소스 개발로 이어진다면 시간적인 측면에서도 단연 단축시킬 수가 있어 보다 대량 생산 공정에 효과적이다. 따라서 본 연구에서는 새로운 도핑 방법인 대기압 플라즈마를 이용한 도핑 공정기술의 가능성을 제안하고자 도핑 공정 시 웨이퍼 내 전류 패스(Current path)에 대한 메카니즘을 연구하였다. 대기압 플라즈마 방전 시 전류가 웨이퍼 내부에 흐를 때 발생되는 열을 이용하여 도핑이 되는 형식이란 점을 가정하고 이 점에 대한 원리를 증명하고자 실험을 진행하였다. 실험 방식은 그라운드(Ground) 내 웨이퍼의 위치와 웨이퍼 내 방전 위치에 따라 적외선 화상(IR image: Infrared image) 화상을 서로 비교하였다. 적외선 화상은 실험 조건에 따라 화상 내 고온의 표식이 상이하게 변하는 경향성을 나타내었다. 이 고온의 표식이 전류 패스라는 점을 증명하고자 시뮬레이션을 통해 자기장의 전산모사를 한 결과 전류 패스의 수직 방향으로 자기장이 형성이 됨을 확인하였으며 이는 즉 웨이퍼 내부 전류 패스에 따라 도핑이 된다는 사실을 명백히 말해주는 것이며 전류 패스 제어의 가능성과 이에 따라 SE(Selective Emitter) 공정 분야 응용 가능성을 보여준다.

• Journal of Digital Contents Society
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• v.5 no.4
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• pp.251-256
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• 2004

The flatness of a silicon wafer concerned with ULSI chip is one of the most critical parameters ensuring high yield of wafers. That is necessary to constitute the circuit with high quality for he surface of silicon wafer, which comes to be base to make the direct circuit of the semiconductor, Flatness, therefore, is the most important factor to guarantee it wafer with high quality. The process of polishing is one of the most crucial production line among 10 processing stages to change the rough surface into the flatnees with best quality. Currently at this process, it is general for an engineer in charge to observe, judge and control the model of wafer from the monitor of measuring equipment with his/her own eyes to enhance the degree of flatness. This, however, is quite a troublesome job for someone has to check of process by one's physical experience. The purpose of this study is to approach the model of wafer with digital contents and to apply the result of the research for an algorithm which enables to control the polishing process by means of measuring the degree of flatness automatically, not by person, but by system. In addition, this paper shows that this algorithm proposed for the whole wafer flatness enables to draw an estimated algorithm which is for the thickness of sites to measure the degree of flatness for each site of wafer.

• Journal of Korea Multimedia Society
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• v.13 no.3
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• pp.400-409
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• 2010

This paper presents a position error recognition system when the wafer is mounted in cleaning equipment among the wafer manufacturing processes. The proposed system is to enhance the performance in cost and reliability by preventing the wafer cleaning system from damaging by alerting it when it is put in correct position. The key algorithms are the calibration method between image acquired from camera and physical wafer, a infrared lighting and the design of the filter, and the extraction of wafer boundary and the position error recognition resulting from generation of circle based on least square method. The system is to install in-line process using high reliable and high accurate position recognition. The experimental results show that the performance is good in detecting errors within tolerance.

• ICROS
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• v.4 no.4
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• pp.25-30
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• 1998

본 고에서는 반도체 생산 장비의 하나인 고속 열처리 공정기를 소개하고, 현재의 기술 동향과 그에 따른 기술발전의 추이를 논의 하였다. 고속 열처리 공정기는 단일 웨이퍼 가공기로서 각각의 웨이퍼가 동일한 환경하에서 가공될 수 있다는 장점 때문에 앞으로 웨이퍼가 대형화되고 다품종 소량생산이 요구되면서 더욱더 주목받게 되고 또한 반도체 생산에 있어서 핵심이 될 장비이다. 따라서 현재 고속 열처리 공정기를 실제 현장에서 널리 사용하지 못하고 있는 큰 이유 중의 하나인 웨이퍼의 온도 균일성 문제를 해결하는 것이 현 시점에서 매우 중요하다. 그리고 여러 챔버를 연결하여 다양한 작업을 일괄적으로 처리할 수 있는 다 챔버 과정으로의 발전도 필요하다고 할 수 있다. 반도체 생산장비의 대다수를 수입에 의존하고 있는 국내 현실을 고려할 때 반도체 생산기술의 국산화는 매우 중요하다. 따라서 차세대 반도체 생산장비로 주목받고 있는 고속 열처리 공정기의 생산기술을 국산화하는 것은 그 의미가 크다고 할 수 있다. 이를 위하여 산업계와 학계의 지속적인 관심과 좋은 연구결과를 기대한다.

• Journal of the Institute of Electronics and Information Engineers
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• v.51 no.8
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• pp.23-29
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• 2014

We have studied on ozonate water cleaning mechanisms to apply in manufacturing process of 156 mm silicon wafer which is used in the solar cell fabrication. We have analyzed contamination sources on wafer surface which causes poor quality and performance of products in fabrication process, and examined cleaning process using ozonate water to eliminate it. Contamination sources consist of remaining material like organic matter in slurry and detergent and particles in sawing wire. Using this novel technology it is possible for the solar cell wafer to clean with low cost, high performance, and eco-friendly.

• Proceedings of the Korean Operations and Management Science Society Conference
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• 2000.04a
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• pp.107-110
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• 2000

화학 박막 증착용(CVD : Chemical Vapor Deposition) 클러스터 장비는 다양한 공정 경로가 가능하며 물류 흐름이 매우 복잡해질 수 있다. 또한, 공정이 종료된 웨이퍼는 제한 시간 내에 챔버에서 꺼내져야만 한다. 클러스터 장비는 두 개의 팔을 가진 로봇이며, 빈 쪽 팔을 이용하여 공정이 종료된 웨이퍼를 꺼낸 후, 다른 쪽 팔을 이용하여 이전 공정에서 가져온 웨이퍼를 해당 공정에 넣어 주는 스왑(SWAP) 방식으로 운영된다. 이러한 스왑 방식에서는 로봇 작업 순서가 결정되어 진다. 그러나, 로봇의 팔 이외에 임시버퍼가 없고, 각 챔버는 엄격한 체제 시간 제약(Residency Time Constraint)을 가지고 있기 때문에 로봇의 작업 시점의 제어가 필요하다. 본 논문에서는 간단한 Earliest Starting 방식으로 로봇의 작업 시점을 제어한다고 가정했을 때, 스왑 방식을 운용하면서 체제 시간 제약을 만족하는 공정 시간들의 조건을 제시한다. 공정 시간은 엔지니어에 의해 다소 조정이 가능하므로 공정 시간들의 조건은 엔지니어에게 스케줄 가능한 공정 시간을 결정할 수 있도록 지원해 주는 시스템에 활용 가능하다. 또한, 본 논문에서는 FSM(Finite State Machine)을 이용하여 CTC(Cluster Tool Controller) 내부의 실시간 스케줄러 구현 방법을 제안한다.

• Proceedings of the Korea Multimedia Society Conference
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• 2012.05a
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• pp.38-39
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• 2012

본 논문에서는 반도체 생산 공정 중 클리닝 공정 과정에서 웨이퍼가 정확한 위치에 장착되었는지를 판단하기 위하여 투영 변환을 이용하여 원형 모양 웨이퍼로 복원하고 에지를 추출한 후 일반화 대칭 변환(Generalized Symmetry Transform, GST) 방법을 적용하여 웨이퍼의 윤곽을 검출하여 위치를 검사하는 방법을 제안한다.