본 논문에서는 고성능 HEVC(High Efficiency Video Coding) 부호기를 위한 루프 내 필터의 효율적인 하드웨어 구조를 제안한다. HEVC는 양자화 에러가 발생하는 복원 영상에서 화질을 향상시키기 위해 디블록킹 필터와 SAO(Sample Adaptive Offset)으로 구성된 루프 내 필터를 사용한다. 그러나 루프 내 필터는 추가적인 연산으로 인하여 부호기와 복호기의 복잡도가 증가되는 원인이 된다. 제안하는 루프 내 필터 하드웨어 구조는 수행 사이클 감소를 위해 디블록킹 필터와 SAO를 3단 파이프라인으로 구현되었다. 또한 제안하는 디블록킹 필터는 6단 파이프라인 구조로 구현되었으며, 효율적인 참조 메모리 구조를 위해 새로운 필터링 순서로 수행된다. 제안하는 SAO는 화소들의 처리를 간소화하며 수행 사이클을 감소시키기 위해 한번에 6개의 화소를 병렬 처리된다. 제안하는 루프 내 필터 하드웨어 구조는 Verilog HDL로 설계되었으며, TSMC $0.13{\mu}m$ CMOS 표준 셀 라이브러리를 사용하여 합성한 결과 약 131K개의 게이트로 구현되었다. 또한 164MHz의 동작 주파수에서 4K@60fps의 실시간 처리가 가능하며, 최대 동작 주파수는 416MHz이다.
본 논문에서는 고성능 HEVC(High Efficiency Video Coding) 부호기를 위한 변환양자화기 하드웨어 구조를 제안한다. HEVC 변환기는 율-왜곡 비용을 비교하여 최적의 변환모드를 결정하지만 율-왜곡 비용은 변환과, 양자화, 역양자화 그리고 역변환을 통해 계산된 왜곡 값과 비트 량으로 결정된다. 따라서 상당히 많은 연산량과 소요시간이 필요하기 때문에 고해상도/고화질의 영상을 실시간으로 처리하는데 어려움이 따른다. 본 논문에서는 변환을 통한 계수의 합계를 비교하여 변환모드를 결정하는 방법을 제안한다. 성능 평가 지표는 BD-PSNR과 BD-Bitrate를 사용하였으며, 실험 결과를 토대로 영상의 화질에서 큰 변화 없이 신속하게 모드를 결정할 수 있음을 확인하였다. 제안하는 하드웨어 구조는 변환모드에 따라 다른 값을 동일한 출력에 할당하고 곱셈 계수가 최대한 중복되도록 구성하여 하드웨어 면적을 감소시키고 연속적인 파이프라인 동작으로 구현함으로써 성능을 높였으며, 기존의 제안된 논문에서 사용한 공정 대비 더 큰 공정을 사용한 것을 감안하여 면적은 1/2배 감소, 성능은 2.3배 증가하였다.
본 연구는 IoT 기술을 이용한 의료기기에서 송수신되는 대량의 이진데이터의 디지털 변조 과정시 독특한 압축 알고리즘을 적용하여 보다 빠른 시간내에 데이터를 송수신하기 위한 연구이다. 이를 위해 이진데이터 스트리밍을 간단한 규칙에 따라 바이너리 클러스터라는 단위로 구분한 뒤, 각 바이너리 클러스터에 대해 1차 압축바이너리 클러스터를 생성하고 유형별로 추가적인 압축 연산을 통해 1 내지 2비트를 압축한 2차 압축 바이너리 클러스터를 생성한 뒤, 각각의 2차 압축 바이너리 클러스터를 맨체스터 라인코딩 방식으로 전송하였다. 특히 본 연구에서는 각각의 2차 압축바이너리 클러스터들의 구분을 위한 정보로서 휴지 전위를 2차 압축 바이너리 클러스터를 코딩한 맨체스터 코드 사이에 삽입 전송하는 방법을 제안하였다. 이를 통해, 2비트 압축된 바이너리 클러스터의 경우 휴지 전위를 위한 1 전송 단위 시간의 소요를 고려하더라도 추가적으로 1 전송 단위 시간의 시간적 이득을 얻게 됨으로써 전송 속도를 향상시킬 수 있을 것으로 기대되었다. 휴지 전위는 1개 전송 단위로서만 독립적으로 각각 분리된 압축바이너리 클러스터들의 연결에 사용하므로, 2개 전송단위 시간 이상의 연속된 휴지 전위는 존재하지 않게 되고, 맨체스터 코딩의 기본 규칙을 준수하므로 직류 성분도 존재하지 않게 된다. 특히 이미 정보이론 알고리즘을 이용한 압축된 이진 데이터에 대해서도 본 연구에서 제안한 압축전송 과정을 이용할 경우 전송 속도를 추가적으로 약 12.6% 향상 시킬 수 있음이 예측되었다.
GNSS의 중요성이 점점 증가하면서, 독자적인 위성항법시스템의 구축에 대한 필요성이 제기되고 있다. 위성항법 시스템 구축 시 위성 신호 설계는 반드시 필요한 과정이며, 이를 위한 요구조건 규정이 필수적이다. 본 논문에서는 위성 항법 설계 요소에 대한 수신 성능 분석을 수행하며, 이를 이용한 신호 설계 방안에 대해 제시한다. 먼저 설계 요소에 따른 후보군 정의 후, 성능 평가 지표에 따라 신호 후보의 수신 성능을 분석한다. 이때 다양한 적용 분야에서의 신호 성능을 판단하기 위하여 성능 평가 지표가 갖는 가중치를 정의하였으며, 정규화된 성능 평가 지표와 가중치간의 연산을 통해 최종적으로 성능 비교값을 도출하였다. 위성 항법 신호 설계 요소로 코드, 변조 기법, 반송파를 고려하였으며, 성능을 평가하기 위한 평가 지표로는 상관폭, DLL 및 PLL 열잡음 지터, 주파수 대역폭, 사이드로브 피크율을 정의하였다. 또한 적용 분야로는 측위 성능, 잡음에 대한 강인성, 대역 효율성을 고려하였다. 제안한 설계 방안 적용 시 소프트웨어 기반의 시뮬레이터를 이용하여 성능 분석을 수행하였으며, 최종적으로 성능 분석 결과로부터 신호 후보의 성능을 객관적으로 판단하고 비교하였다.
질병과 관련한 연구 중 가장 중요한 것은 질병이 발생치 알도록 하기 위해 치료보다는 예방과 보건 그리고 약품보다는 식품을 더 중요시해야 한다는 것이다. 따라서 일단 환자를 접할시 가장 중요한 것은 질환의 유무 그리고 만약 질환이 있다면 어떤 질환인지를 정확히 진단해 내는 것이 가장 중요하고 그 후에 용약(用藥) 과정을 거치게 된다. 본 논문에서는 한방에 있어 4대 질환 진단 방법중 가장 중요한 망진(望診)에 대해 기술하고자 한다. 망진은 관형(觀形)과 찰색(察色)이 주된 방법인데 지금까지는 이를 모두 의사의 직관에 의지 하였 왔던 것이 현 실정이었다. 이를 위해 본 연구에서는 의사에게 망진에 필요한 기초 자료를 자동으로 제공해 주는 시스템을 개발하고자 한다. 이때 시스템 개발시 개발 단계상 첫 번째 개발 단계이며 가장 중요한 작업은 관형이나 찰색에 상관없이 우선적으로 얼굴 영역을 자동으로 추출해 내는 작업이 수행되어야 한다. 또한 추출된 얼굴 영역에서 정면 얼굴인 경우는 중요한 얼굴내 요소인 눈, 눈썹, 코, 입등의 영역을 추출해 주고, 측면 얼굴의 경우는 코와 귀를 추출해 내는 작업이 전체 시스템 구축시 두 번째 작업 단계가 된다. 따라서 본 논문에서는 관형과 찰색을 위한 전체 시스템 개발 작업중 첫 번째와 두 번째 단계 작업인 정면 얼굴의 얼굴 영역 추출 방법, 그리고 추출된 정면얼굴 영역에서 눈, 눈썹, 코, 입등의 영역을 추출해 주는 방법에 대해 제안하고자 한다. 또한 제안한 방법의 유용성을 확인하기 위해 20명을 대상으로 실험을 수행한 결과 정면 얼굴의 영역 추출은 $100\%$ 성공하였다. 그리고 눈, 눈썹, 코, 입등과 같은 정면 얼굴내 주요 특징 영역 추출도 $100\%$ 성공하였으나 머리카락과 눈썹이 붙어 있는 경우에는 해당 눈썹 영역을 추출하지 못하는 결과도 있었다. 이는 차후 형태학적 연산등을 사용하여 추출해야 할 으로 사료된다.
본 논문에서는 많은 연산량이 요구되는 화재 특징 추출 알고리즘을 위한 최적의 매니코어 프로세서에 대한 디자인 공간을 탐색한다. 최적의 매니코어 디자인 공간을 선택하기 위해 매니코어를 구성하는 프로세서 엘리먼트 (PE)의 개수와 로컬 메모리 사이즈를 변화시키면서 시뮬레이션을 수행하여 성능, 에너지 효율 및 시스템 면적 효율에서 최적인 매니코어 구조를 결정한다. 본 논문에서는 $256{\times}256$ 해상도의 30 프레임으로 구성된 화재/비화재 비디오 영상을 대상으로 하여 움직임 검출, 색상 분할 및 이산 웨이블릿 변환으로 구성된 화재 특징 추출 알고리즘을 여섯가지 매니코어 구조(PEs=16, 64, 256, 1,024, 4,096, 16,384)를 사용하여 모의 실험한 결과, 모든 화재/비화재 비디오 영상에 대해1,024개와 4,096개의 PE를 갖는 매니코어 구조가 각각 최적의 시스템 면적 효율과 에너지 효율을 보였다. 또한, 실험에서 사용한 여섯가지 매니코어 구조 모두가 실시간 비디오 처리에서 요구되는 초당 30 프레임 처리 기준을 만족하였다.
가상의 캐릭터가 이동하기 위해 경로를 계획하는 일은 컴퓨터 게임을 포함한 여러 응용 분야에서 필수적인 문제이다. 기존의 로봇 경로 계획과는 달리 하나 이상의 캐릭터가 그룹 이동을 하는 경우가 많으며 이 경우에는 이동 경로의 최단 여부보다는 자연스러운 그룹 이동 등의 질적인 면이 강조된다. 본 논문에서는 리더로 정해진 단일 캐릭터에 대해 정적인 환경에서의 전역 경로를 계획하고 이 경로를 따라 그룹이 이동하며 동적 장애물을 피하도록 지역 경로를 계획하는 2단계 경로 계획 방법을 제안한다. 그룹이 이동할 수 있는 공간은 리더를 중심으로한 정방형 격자 배열을 이용하여 확보하고 이를 격자창이라고 부른다. 멤버 캐릭터들은 격자창 공간 안에서 리더에 대한 상대적인 위치를 잡아 이동하며 격자창이 이동할 수 있는 경로를 계획하기 위해 정적 환경을 격자창에 대한 형태 공간으로 치환하여 로드맵을 구한다. 지역 경로 계획 단계에서는 리더에 대해 인공 포텐셜 필드를 이용하여 동적 장애물을 회피하도록 하고 나머지 멤버들에 대해서는 격자창 내에서 리더에 대한 상대적인 위치를 확보하는 방법으로 연산량을 줄인다. 제안하는 경로 계획 방법을 구현하기 위한 효율적인 알고리즘을 소개하며 정적 환경에서 계획된 경로를 따라 그룹이 이동하면서 동적 장애물에 대해 효과적으로 대처하는 것을 시뮬레이션을 통해 보여 준다.
DHP 연관 규칙 탐사 알고리즘의 가장 큰 특징은 단계 k-1에서 k 개의 항목으로 구성된 해시 키 조합에 대한 계수를 미리 실시하고, 이를 단계 k에서 후보 빈발 항목 집합을 구성할 때 전지 정보로 활용하여 그 크기를 줄임으로써 성능을 개선한다는 점에 있다. 이 때, 모든 해시 키 조합에 대한 계수를 독립적으로 관리할 수 있다면 가장 이상적이나, 메모리 소요가 너무 많으므로 여러 개의 해시 키 조합들이 계수 공간을 공유하는 직접 해싱 메커니즘을 활용한다. 그러나, 연관 규칙 탐사 알고리즘의 특성상 해시 키 조합의 분포 공간이 불규칙하여 해싱 함수에 일반적인 단순 제산 연산을 사용할 경우 직접 해싱의 효율이 저하된다. 이 논문에서는 단계 3을 위한 길이 3인 해시 키 공간을 연속되는 정수 공간으로 사상하여 직접 해싱의 효율을 극대화시키는 사상 완전 해싱 함수를 제안한다. 42개의 시험 데이터 유형을 대상으로 실험한 결과 제안된 해싱 함수는 기존 방법보다 평균 7.3%, 최대 16.9%의 성능 개선 효과가 있는 것으로 나타났고, 특히 평균 거래 길이, 평균 빈발 항목 집합의 크, 전체 항목의 개수 등이 클수록 성능 개선 정도가 높았다.
낸드 플래시 메모리는 저전력, 빠른 접근 속도, 저렴한 가격 등의 특징을 가지고 있어 저장장치로 널리 사용되고 있다. 하지만 낸드 플래시 메모리는 제자리 덮어쓰기가 지원되지 않아 기존의 하드 디스크 기반 응용 프로그램을 구동하기 위해서는 FTL(Flash Translation Layer)이 필요하다. FTL은 주소 매핑, 가비지 컬렉션, 마모도 균등화 작업 등을 포함하고 있어 저사양 임베디드 장치에 구현하기에는 메모리와 연산에 대한 비용이 많이 든다. 그래서 이런 장치들을 위해 낸드 플래시 메모리에 최적화된 색인 자료구조들이 연구되고 있다. 연구된 방법들은 쓰기에 소요되는 시간을 줄여 성능을 향상시켰지만 레코드 탐색에 소요되는 시간이 증가된다는 단점을 가지고 있다. 레코드 탐색시간을 증가시키지 않고 쓰기 횟수를 줄이기 위해 본 논문에서는 페이지 매핑 로그 테이블을 이용한 색인 관리 기법을 제안한다. 낸드 플래시 메모리의 단점인 제자리 덮어쓰기 불가로 인해 발생하는 페이지 쓰기 횟수를 줄이기 위해 매핑 로그 테이블은 B+ 트리에서 변경된 노드 페이지 주소를 저장하고 레코드 검색 시 이를 이용한다. 실험 평가를 통해 제안된 기법은 다른 기법들과 비교 시 레코드 탐색에서 발생하는 페이지 읽기 횟수를 최대 약 61% 줄였으며, 레코드 삽입에서 페이지 쓰기 횟수를 최대 약 31% 줄일 수 있었다.
카메라와 같이 연속적인 영상을 제공하는 환경에서 특징 점들을 추출하기 위해 다양한 알고리즘들이 연구되고 있다. 특히, FAST (Feature from Accelerated Segment Test) 알고리즘은 연산 구조가 간단하고 실시간 특징 점 추출이 용이하여 FPGA 기반 하드웨어 가속기로 구현되어 사용되고 있다. 사용된 FAST 하드웨어 가속기는 특징 점을 추출하기 위해 임계값을 필요로 한다. 임계값은 영상에서 추출되는 특징 점의 기준이 되는 값으로, 값의 크기에 따라 추출되는 특징 점의 개수가 정해질 뿐만 아니라 전체 수행시간에도 영향을 주기 때문에, 일정한 수행시간 동안에 많은 특징 점들을 추출하기 위해서는 적절한 임계값 제어 방법이 요구된다. 본 논문에서는 임계값 제어를 위해 PI 제어기를 제안한다. 제안한 PI 제어기는 시험 영상들을 통해 기능 및 성능을 검증하였고, Xilinx Vertex IV FPGA 기반의 로직으로 구현 비용을 계산하였다. 제안한 PI 제어기는 47개의 Flip Flops, 146개의 LUTs, 그리고 91개의 Slices을 사용해, FAST 하드웨어 가속기 2.1%의 Flip Flop, 4.4%의 LUTs, 그리고 4.6%의 Slice에 해당하는 적은 비용으로 구현되었다.
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[게시일 2004년 10월 1일]
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