• 한국콘텐츠학회논문지
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• 제9권10호
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• pp.40-50
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• 2009

RFID 기술를 이용한 다양한 응용분야에서 잘못된 RFID 리더기의 배치로 인해 리더기간의 간섭이 발생한다. 리더기간의 간섭은 어떤 리더기가 다른 리더기의 동작에 간섭을 일으키는 신호를 송신하여 태그를 인식하는 것을 방해할 때 발생한다. RFID 시스템에서 리더기의 충돌 문제는 시스템 처리량과 인식의 효율성의 병목현상을 발생 시킨다. 본 논문에서는 RIFD 안테나 배치의 적합도를 높이기 위해서 진화 연산 알고리즘을 이용한 새로운 RFID 리더기 배치 설계 시스템을 제안한다. 먼저, 주위 환경에 민감한 안테나의 전파 특성을 분석하고, 특성 데이터베이스를 구축한다. 그리고, 안테나를 최적으로 배치하기 위한 진화 연산 알고리즘을 이용한 Encoding 기법과 Fitness 기법 및 유전잔 연산자를 제안한다. 제안하는 기법의 우수성을 보이기 위해서 시뮬레이션을 수행하였으며, 실험 결과, 약 100세대의 진화 연산을 통해 커버율 95.45%, 간섭율 10.29%의 RFID 안테나 배치의 적합도를 달성하였다.

• 한국정보과학회논문지:데이타베이스
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• 제30권1호
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• pp.80-94
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• 2003

이 논문에서는 질의의 지연을 최소화하는 효율적인 동시성제어 알고리즘을 제안한다. 다차원 색인구조에서 탐색연산을 지연시키고 전체적인 동시성을 떨어뜨리는 주 요인은 노드 분할과 MBR 변경연산이다. 제안하는 알고리즘에서는 분할 연산에 의한 질의의 지연을 최소화하기 위해 분할 노드에서의 배타 잠금 시간을 최소화한다. 분할 전체 기간동안 노드에 배타 래치를 획득하는 것이 아니고 분할 과정중 노드의 물리적인 분할 단계에서만 배타 래치를 획득한다. 또한, MBR 변경 시 발생하는 질의의 지연을 줄이기 위해 부분 잠금 결합(PLC: Partial Lock-Coupling)을 사용한다. PLC 기법은 MBR 증가 연산에 비해 상대적으로 발생 빈도가 적은 MBR 감소 연산에서만 잠금 결합을 수행하여 동시성을 향상시킨다. 성능평가를 위해 제안하는 알고리즘과 링크 기법을 기반으로 하는 기존의 동시성 제어 기법을 바다-III DBMS의 자료저장 시스템인 MIDAS-III상에서 구현한다 다양한 환경에서의 성능평가를 통해 제안하는 알고리즘이 기존의 동시성 제어기법보다 처리율 및 응답시간에서 뛰어난 성능을 나타냄을 보인다.

• 한국정보통신학회논문지
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• 제13권11호
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• pp.2405-2411
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• 2009

V-BLAST의 신호 복원을 위한 기법으로는 MMSE, ZF, ML 등이 있으며, 이중 ML 기법이 최적의 성능을 나타낸다. 그러나 ML 기법은 송신안테나 수와 변조차수에 따라 연산복잡도가 지수적으로 증가하는 문제점이 있다. 본 논문에서는 V-BLAST의 신호 복원을 위해 보다 낮은 복잡도를 갖는 저 복잡도 선형 ML검출 기법을 제안하고 이 시스템을 기존의 검출 기 법들과 BER과 연산량 측면에서 비교, 분석하였다. 분석결과 제안한 검출기법의 BER 성능은 ZF과 MMSE 검출기법보다 우수하였고 ML 검출기법과는 유사하였다. 그러나 연산량 측면에서는 제안한 시스템의 연산량이 ML 검출기법의 연산량보다 약 50%정도 적었다. 이 결과들을 통해 본 논문에서 제안한 저 복잡도 선형 ML 검출기법이 기존의 검출기법 보다 우수함을 알 수 있다.

• 전자공학회논문지
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• 제52권2호
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• pp.97-105
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• 2015

이 논문은 SIMD 구조를 갖는 프로세서에서 FFT 연산을 효과적으로 처리하는 방법에 대한 것이다. FFT는 디지털 신호처리 분야에서 널리 사용되는 범용 알고리즘으로 이의 효과적인 처리는 성능 향상에 있어서 매우 중요하다. Bruun 알고리즘은 반복적인 인수분해를 통해 구현되는 FFT 알고리즘으로, 널리 사용되는 Cooley-Tukey 알고리즘에 비해 복소수 곱셈이 아닌 실수 곱셈으로 대부분의 동작을 수행하는 장점을 가지고 있으나, SIMD 프로세서에서 구현하는 데는 벡터 데이터의 정렬 형태가 복잡하고 연산에 필요한 계수들을 저장할 메모리를 더 필요로 하는 단점이 있다. 실험 결과에 따르면 길이 1024인 FFT 연산을 SIMD 프로세서에서 수행하는데 있어서 Bruun 알고리즘은 Cooley-Tukey 알고리즘에 비해서 약 1.2배의 더 높은 처리성능을 보이지만, 약 4 배 더 큰 데이터 메모리를 필요로 한다. 따라서 데이터 메모리에 대한 제약이 큰 경우가 아니라면 SIMD 프로세서에서 Bruun 알고리즘이 FFT 연산에 적합하다.

• 전자공학회논문지
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• 제51권5호
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• pp.11-19
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• 2014

본 논문에서는 고차 MIMO 시스템을 위한 저 복잡도의 병렬 구형 검출 알고리즘을 제안하였다. 제안된 알고리즘에서는 정적 가지치기와 가변 가능한 다수의 노드연산기에 의한 동적 가지치기 기법을 통해서 종래의 Fixed-complexity sphere decoder(FSD) 알고리즘 대비 더 낮은 복잡도를 갖게 되며, quasi-maximum likelihood 검출 성능을 보인다. 알고리즘과 함께 제안된 노드연산기 또한, 기존 구형검출기의 순차적 연산 구조를 갖는 노드 연산을 고정된 복잡도를 갖도록 제안하여 하드웨어 구현의 용이성을 제공한다. 16QAM 복조를 하는 고차 MIMO 무선통신의 몬테카를로 모의실험을 통해서, 종래의 저 복잡도를 갖는 FSD 알고리즘 대비, 제안된 알고리즘이 평균적으로 단 6.3%의 검출 시간이 증가되면서 평균 55% 탐색노드가 감소하여 연산 복잡도가 낮아지는 것을 보여주었다.

• 정보보호학회논문지
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• 제25권2호
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• pp.241-251
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• 2015

유한체 연산을 기반으로 하는 공개키 암호 시스템은 고속 연산이 매우 중요한 과제이다. 본 논문에서는 8-bit ATmega128 프로세서 환경에서 이진 기약다항식 $f(x)=x^{271}+x^{207}+x^{175}+x^{111}+1$과 $f(x)=x^{193}+x^{145}+x^{129}+x^{113}+1$을 이용한 감산 연산의 효율성을 높이는 데에 중점을 두었다. 기존의 감산 연산 알고리즘인 Fast reduction의 최종적인 감산 결과 값을 제시함으로써, 중복 발생하는 메모리 접근을 최소화 하여 최적화된 감산 알고리즘을 제시한다. 제안하는 기법을 어셈블리 언어로 구현 시 기존의 감산 연산 알고리즘과 비교하여 각각 53%, 55% 향상된 결과를 얻었다.

• 한국정보통신학회논문지
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• 제16권10호
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• pp.2253-2260
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• 2012

본 논문에서는 H.264/AVC 복호기의 역변환과 역양자화를 위한 효율적인 하드웨어 구조를 제안한다. 기존 역변환 및 역양자화기에서는 AC계수와 DC계수를 복호하는 순서가 다르다. 색차 DC계수와 인트라 $16{\times}16$ 모드에서 휘도 DC계수는 역변환을 수행하고 역양자화를 수행하는 반면에, 휘도 및 색차 AC계수는 역양자화를 수행하고 역변환을 수행하기 때문에 하드웨어로 구현시 제어 복잡도가 증가한다. 제안하는 구조는 DC계수와 AC계수에 관계없이 역양자화를 수행한 후 역변환을 수행하여 제어 복잡도를 감소시키고, 역양자화 연산을 공통 연산기를 사용하여 처리함으로써 계산 복잡도가 감소한다. 기존 역양자화기에는 나눗셈 연산을 포함하고 있어 복호하는 순서를 변경할 경우 오차가 발생하기 때문에 나눗셈 연산을 역변환 후에 수행하여 오차를 방지한다. 또한, 역변환기와 역양자화기를 3단 파이프라인으로 구성하고 수평 IDCT와 수직 IDCT를 병렬로 구현하여 수행 사이클을 감소시켰다. 제안하는 역변환기와 역양자화기의 매크로블록 당 처리되는 사이클 수를 비교 분석한 결과, 기존 구조 대비 45%이상 향상된 결과를 얻었다.

• 한국통신학회논문지
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• 제27권6A호
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• pp.555-561
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• 2002

본 논문에서는 GF($2^{m}$)상의 표준기저를 사용한 새로운 형태의 고속병렬 승산회로를 제안하였다. 승산회로의 구성에 앞서, 연산에 필요한 벡터코드들을 생성하는 벡터코드생성모듈(VCGM)을 제안하였다. 이를 통해 연산에 필요한 모든 벡터코드들을 찾을 수 있으며 이들로부터 기저들간의 독립된 모듈러 가산을 취해 승산이 이루어지도록 하였다. 이러한 과정을 수식을 통해 보임으로써, m에 대한 일반화된 회로의 설계가 가능하도록 하였으며, 간단한 형태의 승산회로구성의 예를 GF($2^4$)를 통해 보였다. 본 논문에서 제안된 승산회로는 그 구성이 VCGM, AND 블록, EX-OR 블럭을 통해 이루어짐으로 m에 대한 확장이 용이하며 VLSI에 유리하다. 또한, 회로내부에 메모리 소자를 사용하지 않고, 연산과정 중 소자에 의해 발생하는 지연시간이 적으므로 고속의 연산을 수행할 수 있다. 제안된 회로의 연산동작을 시뮬레이션을 통해 검증하였으며, 참고문헌의 승산기와 그 구성을 비교하였다.

• 한국통신학회논문지
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• 제29권1C호
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• pp.92-101
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• 2004

논문에서는 MPEG-4(Moving Picture Expert Group-4) 객체기반 부호화를 위하여 영상에서 실 시간적으로 변화영역(객체)을 추출하는 알고리즘에 대하여 제안한다. 기존의 객체 분리방법 들은 Off-Line 방법으로 객체를분리하므로 실시간 처리를 필요로 하는 영상전화나 영상회의 시스템에서는 사용할 수 없었다. 그리고 또 MPEG-4표준의 버전1에서 권장하는 객체분할 방식인 공간적인 분할(Spatial Segmentation)방법과 시간적인 분할(Temporal Segmentation)방법은 픽셀단위로 연산을 하므로 연산의 복잡도가 높아서 실시간 영상전송에 어렵다. 그러나 이 논문에서 제안하는 알고리즘은 연산단위를 픽셀단위로 연산하는 것이 아니라 매크로블록 단위로 연산이 이루어지므로 실시간 전송을 가능케 한다. 그러나MPEG-4권고 안에서 제시한 알고리즘처럼 이 번에 제안한 알고리즘도 한 영상에서 여러 개의 객체를 추출하는 것이 이루어지지 않았다. 그리고 전체 시스템 구성을 보면 크게 부호기와 복호기로 나누어지고 부호기에 본 논문에서 제안한 실시간 객체추출 알고리즘이 전처리 단으로 삽입되어 구현되었다.

• 방송공학회논문지
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• 제16권5호
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• pp.861-872
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• 2011

움직임 예측 분야에서 많은 고속 블록 정합 알고리즘들은 불필요한 움직임 후보 블록들을 고유한 조건식으로 필터링하는 방법, 즉 탐색 포인트의 수를 줄이는 방법으로 연산의 복잡도를 줄이고 있다. 비록 많은 고속 블록 정합 알고리즘들이 기존의 전역 탐색 알고리즘과 비교하여 연산량을 상당 부분 줄일 수 있다 하더라도, 각 조건식의 특성에 의해 때때로 어느 정도의 정합 오차를 감수해야 한다는 단점이 있다. 본 논문에서는 제한된 1비트 변환 움직임 예측을 위한 새로운 고속 정합 알고리즘을 제안 하며, 이는 전역 탐색 알고리즘 대비 화질의 열화를 최소화 하면서도 움직임 블록 예측시의 연산량을 현저하게 줄이는 것에 목적을 둔다. 기존의 고속 블록 정합 알고리즘들과는 달리 제안된 알고리즘은 연산량을 줄이는데 있어서 새로운 접근 방법을 보여준다. 그것은 1비트 변환 후의 이진 평면이 오직 0 과 1이라는 두 개의 성분만으로 이루어진다는 사실에 기초하여 이항 분포 (binomial distribution)를 활용한 접근 방법이다. 모의실험 결과 제안된 알고리즘은 기존의 전역 탐색 기법을 적용한 제한된 1비트 변환 움직임 예측과 비교하여 PSNR (Peak signal-to-noise ratio) 성능은 매우 근접하게 유지하면서도 연산량은 획기적으로 줄여주는 효과를 보여 준다.