몽고메리 모듈러 역원 연산을 확장 가능형 하드웨어로 구현하기 위한 방법에 대해 기술한다. 제안되는 확장 가능형 구조는 워드 (32-비트) 단위로 연산을 수행하는 처리요소의 1차원 배열 구조를 가지며, 사용되는 처리요소의 개수에 따라 성능과 하드웨어 크기를 조절할 수 있다. 설계된 확장 가능형 몽고메리 모듈러 역원기를 Spartan-6 FPGA 소자에 구현하여 하드웨어 동작을 검증하였다. 설계된 역원기를 180-nm CMOS 표준 셀로 합성한 결과, 사용되는 처리요소의 개수 1~10에 따라 동작 주파수는 167~131 MHz, 게이트 수는 60,000~91,000 GEs (gate equivalents)로 평가되었다. 256 비트 모듈러 역원 연산의 경우, 처리요소의 개수 1~10에 따라 평균 18.7~118.2 Mbps의 연산성능을 갖는 것으로 예측되었다. 제안된 확장 가능형 모듈러 역원 연산기는 사용되는 처리요소의 개수에 따라 연산성능과 게이트 수 사이에 교환조건이 성립하며, 따라서 응용분야에서 요구되는 연산성능과 하드웨어 요구량에 최적화된 모듈러 역원 연산회로를 구현할 수 있다.
본 논문에서는 고정소수점 DSP인 TMS320C6201을 이용하여 MPEG-1 Layer III 오디오 디코더를 실시간으로 동작하도록 구현하였다 음질의 손실 없이 부동소수점 연산을 고정소수점 연산으로 변환하였으며 적은 메모리를 사용하여 동작하도록 소스프로그램을 최적화하였다 특히 연산의 정확성을 위해서 Descaling 모듈에서 중점적으로 부동소수점 연산을 고정소수점 연산으로 변환하여UT고 연산량과 프로그램 크기를 줄이기 위해서 IMDCT 모듈과 Synthesis Polyphase Filter Bank 모듈에 대해서 최적화 작업을 수행하였다 그 결과 구현된 디코더는 TMS320C6201 DSP가 수행할 수 있는 최대 연산량의 26% 만으로 실시간 동작이 가능하여UT으며 사용된 프로그램 ROM의 크기는 3.13 kWord 데이터 RAM의 크기는 9.94 kWord 이었다 부동소수점 프로그램의 최종 출력 PCM값과 구현된 고정소수점 연산의 최종 출력 PCM값을 비교하여 60 dB 이상의 높은 SNR를 가짐을 확인함으로써 고정소수점 연산의 정확성을 검증하였다. 또한 EVM 보드에서 사운드 입출력과 호스트(PC) 통신을 이용하여 실시간으로 동작함을 확인하였다.
본 논문에서는 단일 FPGA를 이용한 SATA 하드디스크용 Full Disk Encryption 연산기를 제안하고, 해당 연산기를 FPGA기반 테스트용 보드에 구현하여 실험한 결과를 제시한다. 제안하는 연산기는 크게 디스크 암호화 표준알고리즘인 IEEE P1619 (XTS-AES) 연산블록과, SATA Host (PC)와 Device (HDD)간의 정합 기능을 담당하는 SATA 인터페이스 블록으로 구성된다. 고속 암복호 연산기능을 담당하는 XTS-AES 암호 연산블록은 암복호 기능추가로 인한 속도저하를 최소화하기 위해 매 4 클록 사이클마다 1 블록 암호화를 처리하도록 4단 파이프라이닝구조로 설계하여 최대 4.8Gbps의 암복호 성능을 가진다. 또한 전체 연산기를 Xilinx사의 ML507 FPGA 개발보드에 구현하여, Windows XP 32비트 환경에서 SATA II 하드디스크(7200rpm)에 대해 암호화 장치없이 직접 연결했을 때와 동등한 속도인 최대 140MB/sec 읽기/쓰기 성능을 나타내었다. 따라서, 제안하는 연산기는 단일 FPGA를 이용하여 속도저하 없는 Full Disk Encryption 기능 구현이 가능함을 확인하였다.
본 연구의 목적은 도형 영역과 수와 연산 영역에서 나타나는 초등학교 3학년 학생들의 정당화 유형에 대한 반응과 오류 유형을 검사하여 학생들의 정당화 지도에 대한 시사점을 제공하는 것이다. 연구 결과는 다음과 같다. 첫째, 수와 연산 영역에서 학생들은 정당화 유형 검사지를 해결함에 있어서 경험적 정당화 유형과 분석적 정당화 유형을 고루 사용했다. 둘째, 도형 영역에서는 분석적 정당화에 비해 경험적 정당화 비율이 높게 나타났는데, 경험적 정당화와 분석적 정당화의 비율이 고루 나타난 수와 연산 영역과의 차이가 있었다. 셋째, 정당화 과정에서 발생한 학생들의 오류를 분석해 본 결과 풀이과정 생략의 오류, 개념 및 원리의 오류, 문항 이해의 오류, 기술적 오류의 순으로 나타났다. 따라서 특히 도형 영역에서는 학생들에게 경험적 정당화는 물론이고 분석적 정당화에 대한 경험을 많이 제공할 필요가 있다. 또한 학생들의 오개념 및 잘못 이해하고 있는 원리를 정확하게 파악하여 재지도할 필요가 있겠다.
클라이언트에서 검색한 지도를 스크롤할 경우 이미 전송받은 객체를 캐슁하여 무선 데이터 전송량을 줄일 수 있지만, 클라이언트 내에서 데이터 좌표 변환, 선택적인 객체 삭제, 압축 단계, 구조화 단계가 부가적으로 요구된다 특히 좌표 변환 연산은 모바일 휴대폰의 낮은 계산 능력, 적은 메모리 용량 등과 같을 제한적 자원으로 많은 시간이 요구된다 따라서 휴대폰 기반 모바일 지도 서비스에서 효과적인 지도 제어 연산을 수행하기 위해서는 휴대폰의 제한적인 자원을 극복함과 동시에 무선 네트웍 대역폭을 줄이는 방안으로서 객체 재사용 기법이 연구되어야 한다. 이 논문에서는 클라이언트-서버 기반 모바일 벡터 지도 서비스 시스템에서 지도 제어를 위한 객체의 효율적인 객체 재사용 기법을 제안한다. 또한 실제 데이터를 제공하는 Web GIS 시스템을 이용한 실험 평가는 제안한 기법이 모바일 폰을 위한 지도 서비스에 적합하다는 것을 보여준다. 그리고 실험 결과를 토대로 객체 재사용 방법과 재전송 방법의 장단점을 분석한다.
최근 컬럼-기반 저장 장치는 우수한 입출력 성능으로 고속 데이터베이스 시스템의 진보적인 중요 모델이 되었다. 본 논문에서는, 기존의 가로-기반 저장 모델과 비교 분석하고, 고속 컬럼-기반 데이터베이스 시스템의 유효 성능을 향상시키기 위하여, 플래시 메모리와 어시스트 드라이브를 활용한 새로운 컬럼-인지 스토리지 관리 모델을 제안한다. 컬럼-인지 폴라라이징이라고 하는 본 스토리지 관리 기법은 테이블 컬럼을 활성-컬럼과 비활성-컬럼으로 양분하여 압축 저장하며, 고부하시에 어시스트 드라이브를 활용하여 적체된 저장 연산을 리벨런싱한다. 실험 결과는 본 제안 기법이 컬럼-기반 스토리지의 초당 저장 연산 처리치를 19% 개선하였고, 그 응답 성능도 49%개선되었음을 보였다.
본 논문에서는 모폴로지 기법을 이용한 TFT-LCD 셀의 라인 결함과 픽셀 결함을 검사할 수 있는 알고리즘을 개발하였다. 이때 LCD 셀의 브라이트 라인 결함, 다크 라인 결함, 브라이트 픽셀 결함, 다크 픽셀 결함들을 검출하기 위하여, 셀의 크기 특성을 고려한 모폴로지 연산자의 모양을 결정하고, 팽창 연산, 침식 연산 및 차분 기법을 이용하여 결함 정보를 추출하였다. 이후 다양한 실험을 통하여 결정된 적절한 임계값을 이용한 최적의 이진화 알고리즘을 적용하였다. 마지막으로 결함정보의 인식을 위한 라벨링 과정을 통하여, 결함들을 검출하였다. TFT-LCD 판넬의 다양한 검사 실험을 통하여, 본 논문에서 제안하는 알고리즘의 결함정보 검출 성능이 매우 우수함을 확인하였다.
1985년 N. Koblitz와 V. Miller가 각각 독립적으로 제안한 타원곡선 암호시스템(ECC : Elliptic Curve Cryptosystems)은 보다 짧은 비트 길이의 키만으로도 다른 공개키 시스템과 동일한 수준의 안전도를 유지할 수 있다는 장점을 인해 IC 카드와 같은 메모리와 처리능력이 제한된 하드웨어에도 이식가능 하다. 또한 동일한 유한체 연산을 사용하면서도 다른 타원곡선을 선택할 수 있어서 추가적인 보안이 가능하기 때문에 고수준의 안전도를 유지하기 위한 차세대 암호 알고리즘으로 각광 받고 있다. 본 논문에서는 효율적인 타원곡선 암호시스템을 구현하는데 있어 가장 중요한 부분 중 하나인 타원곡선 상의 점을 고속으로 연산할 수 있는 전용의 기저체 연산기 구조를 제안하고 실제 구현을 통해 그 기능을 검증한다. 그리고 기저체 연산의 면밀한 분석을 통해 역원 연산기의 하드웨어 구현을 위하여 최적인 단위 연산항의 도출에 기반을 둔 효율적인 방법론을 제시하고, 이를 바탕으로 현실적인 제한 조건하에서 구현 가능한 수준의 게이트 수를 가지는 고속의 역원 연산기 구조를 제안한다. 또한, 본 논문에서는 제안된 방법론을 바탕으로 실제 구현된 설계회로가 기존 논문에서 비해 게이트 수는 약 8.8배가 증가하지만, 승법연산 속도는 약 150배, 역원연산 속도는 약 480배 정도 향상되는 우수한 연구 결과가 얻어짐을 보인다. 이것은 병렬성을 적용함으로서 당연히 얻어지는 속도면에서의 이득을 능가하는 성능으로, 본 논문에서 제안한 구조의 우수성을 입증하는 결과이다. 실제로, 승법 연산기의 속도에 관계없이 역원연산의 수행시간은 [lo $g_2$(m-1)]$\times$(clock cycle for one multiplication)으로 최적화가 되며, 제안한 구조는 임의의 유한체 $F_{2m}$에 적용가능하다. 제안한 전용의 연산기는 암호 프로세서 설계의 기초자료로 활용되거나, 타원곡선 암호 시스템 구현시 직접 co-processor 형식으로 임베드 되어 사용할 수 있을 것으로 사료된다.다.
초등수학교육에서 처음 시작되는 사칙연산은 학교수학에서 매우 중요하다. 이 사칙연산에 대한 학습내용과 그에 대한 학생들의 학습결과를 알아보았다. 학습결과에 대한 신뢰도를 높이기 위해 교과서의 단원별 평가 문항에 나타난 결과를 조사하고 분석하였다. 이 자료를 바탕으로 단원별 평가문항에 대한 곤란도와 곤란도가 낮은 문항의 학습내용을 구체적으로 분석하였다. 분석결과는 초등학교에서 연산영역의 학습내용에 대하여 대부분의 학생들은 잘 이해하나 곱셈과 나눗셈에 대한 정확한 개념과 관계 그리고 체계적인 나눗셈의 원리지도와 문장제에 대한 더 많은 지도가 필요함을 보였다. 또 교과서의 학습내용에 대한 곤란도의 기준은 교과의 특성과 학생들의 수준 그리고 지역에 따라 다양하게 제시하는 것이 바람직하게 생각되었다.
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[게시일 2004년 10월 1일]
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