• 한국컴퓨터정보학회논문지
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• 제7권4호
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• pp.89-93
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• 2002

본 논문에서는 32비트 DSP에 사용 가능한 ALU를 설계하였다. 이 ALU는 32비트 연산을 기본 단위로 하고 있으며 5단 파이프라인 중에서 execution 단계에 해당된다. ALU에서 지원하는 기능은 덧셈, 뺄셈, 나눗셈과 같은 산술연산, AND, XOR과 같은 논리연산, 그리고 쉬프트 등이다. 기능별로 여러 기능 블록을 사용하지 않는 대신 몇 개의 기능 블록만을 만들고, 회로 동작이 이 기능 블록들을 공유하도록 설계하였으며, ALU를 설계하기 위해 각 기능 블록을 HDL로 기술하여 시뮬레이션을 수행하였다. 이ALU는 32 비트 DSP에 사용 가능하도록 설계되었다.

• 한국통신학회논문지
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• 제10권4호
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• pp.175-183
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• 1985

Dataflow컴퓨터는 프로그램이 고도의 병렬성을 갖고 수행될 수 있어 von-Neumann 기계 이상으로 계산처리 능력을 향상시키게 된다. 본 논문에서는 FFT Butterfly 앨고리즘을 구성하여 dataflow시뮬레이션을 통하여 수행하였다. 또한 이 앨고리즘을 dataflow 연산으로 수행시킬 때에 프로그램 수행속도 증가비를 구하여 연산 속도를 향상시킬 수 있음을 보였다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2008년도 동계학술대회
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• pp.81-84
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• 2008

김재겸은 2005년 한국 멀티미디어 학회 논문지에 새로운 이차원 셀룰라 오토마타 설계 방법을 소개하고 이 설계 방법으로 구성된 이차원 셀룰라 오토마타를 이용한 해쉬함수를 제안하였다. 본 논문에서는 이 해쉬함수에 대한 첫 번째 분석 결과를 소개한다. 이 해쉬함수는 8 라운드로 구성되고 한 라운드는 두 개의 비선형 연산 부분을 포함하고 있으며, 메시지는 두 비선형 연산 부분에 모두 사용된다. 메시지 차분이 비선형 연산 부분을 거친 뒤 사라질 확률은 $2^{-14}$이다. 따라서 1 라운드 후 약 $2^{-28}$의 확률로 이 해쉬함수의 충돌쌍을 찾을 수 있다. 본 논문의 분석 결과를 통하여 이 해쉬함수는 매우 취약함을 알 수 있다.

• 대한전자공학회논문지
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• 제18권6호
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• pp.38-43
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• 1981

본 논문에서는 4개의 연산증폭기와 저항을 사용하여 비반전 유한이득증폭기를 구성하고 이를 능동 RC여파기에 응용하였다. 연산증폭기 GB적의 영향이 3차까지 무시될 수 있도록 하여. 3개의 연산증폭기를 사용한 경우보다 사용주파수범위를 확장할 수 있었다. 또한 극점주파수 100KHz인 대역통과여파기에 응용한 경우 여파기의 동작이 안정하고 이득특성은 이론치와 비교하여 그 오차가 최대 2%이내 임을 실험으로 확인하였다.

• 전기전자학회논문지
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• 제4권2호
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• pp.288-294
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• 2000

본 논문에서는 동영상 압축 기법을 향상시키기 위하여 효율적인 detail 추출 기법을 제안한다. 기존의 top-hat 변환을 이용한 기법은 고립되어 있고 시각적으로 중요한 detail의 추출에는 효율적이지만, 영역의 경계에서는 비효율적이다. 제안된 기법은 수리형태학적 Laplacian 연산의 영역경계 정보추출의 성질을 이용하여 압축을 향상시키고 저비트율을 제공한다. 실험결과를 통해서 제안된 기법이 기존 기법보다 효율적임을 보이고 수리형태학적 Laplacian 연산 적용의 타당성을 설명한다.

• 한국전자파학회논문지
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• 제15권9호
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• pp.863-871
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• 2004

본 논문에서는 정합 필터 출력을 이용하여 연산 복잡도가 감소된 DS/CDMA DMB 하향 링크 시스템에서의 부분 공간 채널 추정 기법을 제안한다. 연산 복잡도 감소 효과는 채널 벡터의 길이가 짧고 시스템의 부하가 적절할 때 매우 크게 나타난다. 이전에 제안된 부분 공간 채널 추정 알고리즘은 화산 이득이 큰 시스템에서 막대한 연산 복잡도 문제를 겪게 된다. 제안된 알고리즘에 약간의 성능 손실이 발생하지만 데이터 행렬의 길이가 길어지게 되면 그 영향은 미미해진다. 시뮬레이션과 분석적인 MSE 성능의 유도를 통해 성능을 평가한다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2016년도 추계학술발표대회
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• pp.12-15
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• 2016

데이터베이스 시스템의 트랜잭션 로깅이나 파일 시스템의 저널링에서 데이터 저장시 입출력 동기화(Synchronous I/O)는 올바른 프로르램 동작에 필수적이다. 하지만 입출력 동기화로 인한 프로그램의 지연 혹은 기다림은 응용 프로그램 성능의 저하를 가져온다. 본 논문에서는 차세대 저장장치인 비휘발성 메모리를 사용하여 지속성을 보장하며 쓰기 연산의 응답성을 개선하는 사용자 수준의 스토리지 모듈을 제안하고 기존의 동기화된 쓰기 연산과 성능을 비교하였다. 특히 멀티코어 환경에서 동시에 들어오는 여러 입출력 쓰기 연산 요청에 대하여 효율적으로 처리하였다.

• 한국통신학회논문지
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• 제35권3A호
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• pp.231-237
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• 2010

MIMO(Multi-input Multi-output) 시스템은 안테나 개수에 비례하여 높은 데이터 전송량을 제공하지만 복호 과정에서 매우 높은 연산량을 필요로 한다. 높은 연산량을 극복하고 보다 정확한 신호추정을 위해 제안된 것이 SD(Sphere Decoding) 알고리듬이다. 본 논문에서는 기존의 SE SD 알고리듬에 MMSE(Minimum Mean Square Error)와 Euclid 거리 기준을 적용하여 연산량은 증가시키지 않으면서 검파 성능을 향상시키는 MIMO 검파 알고 리듬을 제안한다.

• 한국통신학회논문지
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• 제31권10A호
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• pp.976-981
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• 2006

다중 안테나(MIMO) 시스템은 무선 통신에서 높은 전송용량을 제공하지만 사용하는 안테나의 숫자가 증가할수록 수신단의 복호 과정에서 높은 연산량이 요구된다. 높은 연산량은 고속 통신 시스템의 구현을 어렵게 만드는 요인이다. 본 논문에서는 MIMO 시스템의 복호 기법으로 널리 알려진 ZF(Zero-Forcing) 방법과 SD(Sphere decoding) 방법을 결합하는 알고리즘을 제안한다. 본 논문에서 제안하는 알고리즘을 통해 수신단의 복호 과정에서 필요한 연산량을 크게 줄이는 동시에 비트 에러 율(BER) 성능은 SD와 비슷한 결과를 얻을 수 있다

• 한국통신학회논문지
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• 제27권4C호
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• pp.388-397
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• 2002

본 논문에서는 고성능 내장형 프로세서에서 멀티미디어 성능을 효과적으로 향상시킬 수 있는 SIMD-DSP/FPU를 설계하였다. 하드웨어 증가를 최소화하기 위해 기존 연산기의 분할 구조를 제시하였고 면적이 작은 연산기를 제안하였다. 연산기의 공유를 통해 FPU의 하드웨어 면적을 크게 줄였다. 제안된 구조는 HDL로 모델링되고 0.35 $\mu\textrm{m}$ 표준 셀 공정으로 합성되어, 약 십만 등가 게이트의 면적을 갖는 것으로 보고되었으며 최악조건에서 코어 주파수인 50MHz 이상으로 동작하는 것이 예상된다.