• Journal of KIISE:Computing Practices and Letters
• /
• v.8 no.2
• /
• pp.127-140
• /
• 2002

In a spatial database system, the semantic integrity should be supported for maintaining the data consistency. In the real world, spatial objects In boundary layer should always meet neighbor objects, and they cannot hold the same name. This characteristic is an implied concept in real world. So, when this characteristic is disobeyed due to the update operations of spatial objects, it is necessary to maintain the integrity of a layer. In this thesis, we propose a spatial-operation-trigger for supporting the integrity of spatial objects. The proposed method is defined a spatial-operation-trigger based on SQL-3 and executed when the constraint condition is violated. A spatial-operation-trigger have the strategy of execution. Firstly, for one layer, the spatial and aspatial data triggers are executed respectively. Secondly, the aspatial data trigger for the other layers is executed. Spatial-operation-trigger for one layer checks whether the executed operation updates only spatial data, aspatial data, or both of them, and determines the execution strategy of a spatial-operation-trigger. Finally, the aspatial data trigger for the other layers is executed. A spatial-operation-trigger is executed in three steps for the semantic integrity of the meet-property of spatial objects. And, it provides the semantic integrity of spatial objects and the convenience for users using automatic correcting operation.

• Journal of Korea Spatial Information System Society
• /
• v.4 no.1 s.7
• /
• pp.39-46
• /
• 2002

In distributed spatial database systems, users nay issue a query that joins two relations stored at different sites. The sheer volume and complexity of spatial data bring out expensive CPU and I/O costs during the spatial join processing. This paper shows a new spatial join method which joins two spatial relation in a parallel way. Firstly, the initial join operation is divided into two distinct ones by partitioning one of two participating relations based on the region. This two join operations are assigned to each sites and executed simultaneously. Finally, each intermediate result sets from the two join operations are merged to an ultimate result set. This method reduces the number of spatial objects participating in the spatial operations. It also reduces the scope and the number of scanning spatial indices. And it does not materialize the temporary results by implementing the join algebra operators using the iterator. The performance test shows that this join method can lead to efficient use in terms of buffer and disk by narrowing down the joining region and decreasing the number of spatial objects.

• The Journal of Engineering Research
• /
• v.2 no.1
• /
• pp.31-37
• /
• 1997

This paper describes the design and implementation of 8 bit ALU graphic simulator which helps students who study the structure and operation course of general ALU. ALU of this paper consists of three parts, arithmetic circuit, logic circuit, and shifter. Each of them performs as follows. Arithmetic circuit performs arithmetic operation such as addition, subtraction, 1 increment, 1 decrement, 2's complement, logic circuit performs logic operation such as OR, AND, XOR, NOT, and shifter performs shift operation and transfers the result of circuits of arithmetic, logic to data bus. The instructions which relate to these basic ALU functions was selected from Z80 instructions and ALU circuit was designed with those instructions and this designed ALU circuit was implemented on graphic screen. And all state of this data operation course in ALU was showed by bit and logic gate unit.

• Proceedings of the Korean Information Science Society Conference
• /
• 2000.10a
• /
• pp.539-541
• /
• 2000

윈도우 방법과 인수분해 방법을 혼합 적용하면 멱승 연산에 사용되는 곱셈 연산의 횟수를 줄임으로써 멱승 연산을 빠르게 수행할 수 있다. 지수가 512비트일 때 윈도우의 크가 5인 윈도우 방법은 607번 정도의 곱셈 연산을 필요로 하는데 반해 윈도우와 인수분해 방법을 혼합한 방법은 599번 정도의 곱셈 연산을 필요로 한다. 이는 현실적으로 가능한 멱승 연산 중에서 가장 적은 수의 곱셈 연산을 요구하는 방법이다.

• Proceedings of the Korean Information Science Society Conference
• /
• 2011.06a
• /
• pp.21-24
• /
• 2011

최근 NAND 플래시 메모리는 가벼운 무게, 적은 전력소모, 온도 및 충격에 강한 내구성 때문에 하드디스크를 대체할 저장 매체로 주목 받고 있다. 하지만 NAND 플래시 메모리는 비대칭적인 읽기 쓰기 소거 연산 처리 속도와 제자리 갱신이 불가능한 물리적인 특징으로 인해 디스크 기반의 대표적인 인덱스 구조 중의 하나인 해시 인덱스 구조를 NAND 플래시 메모리 상에 구현하였을 때, 레코드가 빈번하게 삽입, 삭제, 갱신되면 대량의 제자리 갱신이 발생하여 플래시 메모리에서 느린 쓰기 연산과 소거 연산이 수행되어 성능이 저하된다. 본 논문에서는 이러한 성능 저하를 피하기 위하여 버켓 오버플로우 발생 시 분할 연산을 수행하지 않고, 최대한 지연시킴으로써 쓰기 연산을 줄이는 인덱스 구조를 제안한다. 또한, 각 버켓에 대한 오버플로우 버켓의 갱신 및 삭제 비율에 따라 적응적으로 오버플로우 버켓을 할당하여 추가적인 읽기 쓰기 연산을 줄인다. 본 논문은 기존의 해시 인덱스 구조를 예제 및 수식을 통하여 제안하는 인덱스 구조의 우수성을 보인다.

• Journal of the Korea Society of Computer and Information
• /
• v.4 no.4
• /
• pp.94-100
• /
• 1999

This paper concerns the implementation of a digital neural network which performs the high speed operation of Hopfield model's arithmetic operation. It is also designed to use a look-up table and produce floating point arithmetic of nonlinear function with high speed operation. The arithmetic processing of Hopfleld is able to describe the matrix-vector operation, which is adaptable to design the array processor because of its recursive and iterative operation .The proposed method is expected to be applied to the field of real neural networks because of the realization of the current VLSI techniques.

• Proceedings of the Korea Information Processing Society Conference
• /
• 2002.04b
• /
• pp.837-840
• /
• 2002

본 논문에서는 해쉬 함수를 바탕으로 한 메시지 인증 코드 중의 하나인 MD5 를 하드웨어로 설계하였다. MD5 는 block-chained digest 알고리즘으로 64 단계의 동일한 단계 연산 구조를 가지므로 가장 기본적인 연산 한 단계를 구현하여 반복적으로 수행하는 구조로 설계하였다. 단계 연산구조 내에서는 연속된 32bit 덧셈 연산이 이루어지는데 기존의 CLA(carry-lookahead-adder)만을 사용하여 구현한 구조 대신 본 논문에서는 CSA(carry-save-adder)와 CLA 를 혼용하였다. 덧셈연산의 결과는 순서와 상관없기 때문에 연산자의 덧셈 순서를 리스케줄링 하였으며, 이는 기존의 CLA 만을 이용한 방법과 비교하여 최장지연 경로를 15% 줄여 훨씬 빠르게 연산을 수행하고, 전체 면적도 30%를 줄일 수 있었다. 결과적으로 본 논문에서 제안하는 구조는 지금까지 나온 어떤 MD5 프로세서 보다 작고 빠른 프로세서를 구현 할 수 있을 것으로 판단된다.

• Journal of IKEEE
• /
• v.13 no.4
• /
• pp.110-115
• /
• 2009

The motion compensation is the most time-consuming and complex unit in the H.264 decoder. The performance of the motion compensation is determined by the calculation of pixel interpolation. The quarter-pixel interpolation is achieved using 6-tap horizontal or vertical FIR filters for luminance data and bilinear FIR filters for chroma data. We propose the architecture for interpolation of luminance and chroma data in H.264 decoders. It is composed of dual-channel pipelined processing elements and can interpolate integer-, half- and quarter-pixel data. The number of the processing cycles is different depending on the position. The processing elements are composed of adders and shifters to reduce the complexity while the accuracy of the pixel data are maintained. We design interpolators for luminance and chroma data using Verilog-HDL and verify the function and performance by implementing using an FPGA.

• Journal of KIISE:Computer Systems and Theory
• /
• v.28 no.1_2
• /
• pp.1-10
• /
• 2001

본 논문에서는 부쉬 트리를 할당 트리로 변환한 후 결합 연산을 수행하면서 실제 실행시간을 동적으로 계산하고 그 결과에 의해 실시간에 프로세서를 할당하는 동적 프로세서 할당 기법을 이용한 파이프라인 해쉬 결합 알고리즘을 제안하였다. 프로세서를 할당하는 과정에서 초기 릴레이션의 기본 정보만을 이용하여 미리 프로세서를 할당하는 기존의 정적 프로세서 할당 기법은 정확한 실행시간을 예측할 수 없었다. 따라서 본 논문에서는 할당 트리 각 노드의 실행결과를 포함한 결합 과정 중의 정보를 다음 노드의 실행시간에 충분히 반영하는 동적 프로세서 할당 기법을 제안하였으며, 이로써 프로세서를 효율적으로 분배하고 전체적인 실행시간을 최소화하였다. 또한 전체적인 질의 실행시간을 줄이기 위하여 결합 가능성이 없는 튜플들을 제거한 후 결합 연산을 수행할 수 있도록 해쉬 필터 기법을 이용하였다. 결합 연산을 수행하기에 앞서 모든 결합 속성 값에 대해 해쉬 필터를 생성하는 정적 필터 기법은 모든 결합 연산의 중간 결과로 발생할 수 있으나 최종 결과 릴레이션의 튜플이 될 수 없는 튜플들까지도 모두 추출이 가능하다. 따라서 각각의 결합 연산 직전에 해쉬 필터를 생성하는 동적 필터 기법에 비해 결합 가능성이 없는 튜플을 최대한 제거할 수 있으며 이로써 결합 연산의 실행비용을 크게 줄일 수 있었다.

• The Transactions of the Korea Information Processing Society
• /
• v.7 no.1
• /
• pp.252-265
• /
• 2000

In this thesis, the analysis of data processing method and the amount of computation in the whole geometry processing is conducted step by step. Floating-point ALU design is based on the characteristics of geometry processing operation. The performance of the devised ALU fitting with the geometry processing operation is analyzed by simulation after the description of the proposed ALU and geometry processor. The ALU designed in the paper can perform three types of floating-point operation simultaneously-addition/subtraction, multiplication, division. As a result, the 23.5% of improvement is achieved by that floating-point ALU for the whole geometry processing and in the floating-point division and square root operation, there is another 23% of performance gain with adding area-performance efficient SRT divisor.