• Journal of Advanced Navigation Technology
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• v.13 no.3
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• pp.385-392
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• 2009

Simplified minimum mean square error (MMSE) detection technique combined with soft interference cancellation(SoIC) is proposed for iterative receivers in multiple antenna systems. To avoid repeated matrix inversions required to obtain the MMSE filter coefficients during the iteration between the soft detector and decoder, simplified matrix inversion techniques are applied to calculate the filter coefficient matrix. Simulation results show that the proposed MMSE detections with SoIC indicate a comparable or slightly degraded detection performance while achieving a significantly reduced complexity as compared to the conventional MMSE detection with SoIC.

• Journal of the Korea Institute of Information Security & Cryptology
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• v.22 no.5
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• pp.999-1007
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• 2012

Multi-precision multiplication over public key cryptography should be considered for performance enhancement due to its computational complexity. Particularly, embedded device is not suitable to execute high complex computation, public key cryptography, because of its limited computational power and capacity. To overcome this flaw, research on multi-precision multiplication with fast computation and small capacity is actively being conducted. In the paper, we explore the cutting-edge technology of multi-precision multiplication for efficient implementation of public key cryptography over sensor network. This survey report will be used for further research on implementation of public key cryptography over sensor network.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2022.06a
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• pp.246-249
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• 2022

최근 들어 세계적으로 크게 관심을 받는 메타버스 및 몰입형(가상현실, 확장현실, 및 라이트필드) 콘텐츠 서비스의 응용 범위를 확대하기 위해서는 3D 객체의 실시간 전송을 위한 압축 기술이 필요하다. ISO/IEC 23090 MPEG-I Part 5 로 2021 년 표준화 완료된 V-PCC (Video-based Point Cloud Compression)는 이러한 산업계의 관심 및 필요에 의해서 국제 표준화된 동적 3D 포인트 클라우드 객체 부호화 기술이다. V-PCC 기술의 압축 성능은 기존 산업계 기술에 비해 매우 우수하나, 부호화기의 연산 복잡도가 매우 높다는 단점을 가지고 있다. 본 논문에서는 V-PCC 부호화기에서 가장 높은 연산 복잡도를 갖는 법선 추정 알고리즘의 결합 고속화 기법을 제안한다. 법선 추정은 2 개의 알고리즘으로 구성되어 있다. 첫번째는 "방향을 무시하는 법선 추정 알고리즘(normal estimation)"이고, 두번째는 첫번째 알고리즘에서 추정된 법선들을 대상으로 하는 "법선 방향 추정 알고리즘(normal orientation)"이다. 본 논문에서 제안하는 고속화 기법은 2 개 알고리즘을 결합하여 첫번째 법선 추정 알고리즘에서 획득한 부가 정보를 두번째 법선 방향 추정 알고리즘에서 활용함으로써 연산량을 대폭 줄이고, 또한 법선 방향 추정 알고리즘 내의 우선순위 큐 자료구조를 변경하여 추가적인 고속화를 달성한다. 7 개 테스트 영상에 대한 실험 결과, 압축 효율 저하 없이 법선 방향 추정 알고리즘의 속도를 평균 89.2% 향상시킬 수 있다.

• Journal of the Institute of Electronics and Information Engineers
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• v.54 no.7
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• pp.12-18
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• 2017

This paper presents a Dijkstra's-search-based sphere decoding (SD) algorithm with limited complexity for the symbol detection in MIMO communication systems. The Dijkstra search-based SD is efficient to achieve a near-optimal error rate in the MIMO symbol detection, but has a critical problem in that its complexity is variable and can correspond to that of the exhaustive search in the worst case. The proposed algorithm limits the computations while achieving a near-optimal error rate. Simulation results show that the error rate is near optimal even with the limited complexity.

• Journal of the Korea Society of Computer and Information
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• v.17 no.3
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• pp.1-10
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• 2012

A low-complexity Multiplication over GF(2m) and multiplier circuit has been proposed by using cyclic-shift coefficients and the irreducible trinomial. The proposed circuit has the parallel input/output architecture and shows the lower-complexity than others with the characteristics of the cyclic-shift coefficients and the irreducible trinomial modular computation. The proposed multiplier is composed of $2m^2$ 2-input AND gates and m (m+2) 2-input XOR gates without the memories and switches. And the minimum propagation delay is $T_A+(2+{\lceil}log_2m{\rceil})T_X$. The Proposed circuit architecture is well suited to VLSI implementation because it is simple, regular and modular.

• Journal of the Institute of Electronics Engineers of Korea SC
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• v.41 no.5
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• pp.29-36
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• 2004

This study focuses on the arithmetical methodology and hardware implementation of low-system-complexity multiplier over GF(2$^{m}$ ) using the trinomial of degree a The proposed parallel-in parallel-out operator is composed of MR, PP, and MS modules, each can be established using the regular array structure of AND and XOR gates. The proposed multiplier is composed of $m^2$ 2-input AND gates and $m^2$-1 2-input XOR gates, and the propagation delay is $T_{A}$+(1+[lo $g_2$$^{m}$ ]) $T_{x}$ . Comparison result of the related multipliers of GF(2$^{m}$ ) are shown by table, it reveals that our operator involve more regular and generalized then the others, and therefore well-suited for VLSI implementation. Moreover, our multiplier is more suitable for any other GF(2$^{m}$ ) operational applications.s.

• The Journal of Natural Sciences
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• v.11 no.1
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• pp.195-199
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• 1999

There are many symbols in mathematics and physics to simplify complex operations of caculations. But there're no symbols in certain part in spite of routine caculations which are often have to be done, and some proper new symbols are proposed in this paper.

• Proceedings of the KIEE Conference
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• 2003.07d
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• pp.2675-2677
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• 2003

본 논문에서는 공간 해상도 감축이 이루어지는 디지털 동영상 변환 부호화기에서의 적응 움직임 벡터 재추정 기법을 제안한다. 영상의 복잡도를 기반으로 한 에러 추정을 통해 움직임 벡터를 1차 추정하고, 이를 기반으로 정제범위를 효율적으로 조절하여 연산량을 감소시킨다. TMN5를 이용한 실험 결과 제안된 방법에 의한 추정 벡터는 기존 방법들에 의해 추정된 벡터보다 더 좋은 화질을 보였으며 적응적 정제 범위 선택에 의해 연산량도 더 적었다.

• Proceedings of the Korean Information Science Society Conference
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• 1999.10c
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• pp.3-5
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• 1999

나눗셈 알고리즘은 다른 덧셈이나 곱셈 알고리즘에 비해 복잡하고, 수행 빈도수가 적다는 이유로 그동안 고속 나눗셈의 하드웨어 연구는 활발하지 않았다. 그러나 멀티미디어의 발전 및 고성능의 그래픽 랜더링을 위한 보다 빠른 부동소수점연산기(FPU)가 필요하게 되었으며, 이에 따라서 고속의 나눗셈 연산기의 필요성이 증가하게 되었다. 특히, 전체의 수행 시간 향상을 위해서라도 고속 나눗셈 연산기의 중용성은 더욱 부각되고 있다. 그러나 고속 나눗셈 연산기는 연산 속도와 크기라는 서로 상반되는 요소를 가지고 있다. 즉, 연산 속도가 빠르면 크기는 늘어나고, 크기를 줄이면 연산 속도는 늦어지게 된다. 본 논문은 높은 자릿수(Very-High Radix) 나눗셈 알고리즘에서 영역변환상수를 구하는 방법으로 연산이 아닌 검색테이블(Look-up Table)을 이용한다. 그리고 검색테이블의 크기를 줄이는 방법으로 영역변환상수의 범위 분석 및 캐리 저장형을 이용한 검색테이블 분할 방법을 이용하였다. 전체적으로는 영역변환상수를 구하는 연산주기가 필요없게 되므로 나눗셈 연산기의 영역 크기의 변화가 적으면서 연산 속도는 빨라졌음을 알 수 있다.

• The Journal of Korea Institute of Information, Electronics, and Communication Technology
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• v.13 no.6
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• pp.568-574
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• 2020

In this paper, we propose a method to reduce the square root computation having high computation complexity in Canny edge detection algorithm using image processing. The proposed method is to reduce the number of operation calculating gradient magnitude using pixel's continuity using make a specific pattern instead of square root computation in gradient magnitude calculating operation. Using various test images and changing number of hole pixels, we can check for calculate match rate about 97% for one hole, and 94%, 90%, 88% when the number of hole is increased and measure decreasing computation time about 0.2ms for one hole, and 0.398ms, 0.6ms, 0.8ms when the number of hole is increased. Through this method, we expect to implement low power embedded vision system through high accuracy and a reduced operation number using two-hole pixels.