• 정보처리학회논문지A
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• 제10A권4호
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• pp.347-356
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• 2003

DCT 알고리즘은 내적을 효율적으로 처리할 수 있는 하드웨어 구조가 필수적이다. 내적 연산을 위한 기존의 방법들은 하드웨어 복잡도가 높기 때문에, 이론 줄이기 위한 방법으로 연산 공유 승산기가 제안되었다. 하지만 기존의 연산 공유 승산기는 전처리기 및 선택기의 비효율적 구조로 인한 성능저하의 문제점을 가지고 있다. 본 논문에서는 새로운 연산 공유 승산기를 제안하고 이를 1차원 DCT 프로세서에 적용하여 구현하였다. 연산 공유 승산기의 구조 및 논리 합성 비교 시 새로운 승산기는 기존에 비해 효율적인 하드웨어 구성이 가능함을 확인하였고, 1차원 DCT 프로세서 설계 시 기존 구현 방식들에 비해 우수한 성능을 나타내었다.

• 대한전기학회논문지:시스템및제어부문D
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• 제53권2호
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• pp.86-93
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• 2004

The DCT algorithm needs an efficient hardware architecture to compute inner product. The conventional design method, like ROM-based DA(Distributed Arithmetic), has large hardware complexity. Because of this reason, a CSHM(Computation Sharing Multiplication) was proposed for implementing inner product by Park. However, the Park's CSHM has inefficient hardware architecture in the precomputer and select units. Therefore it degrades the performance of the multiplier. In this paper, we presents the optimization design method for inner product using CSHM algorithm and applied it to implementation of 1-D DCT processor. The experimental results show that the proposed multiplier is more efficient than Park's when hardware architectures and logic synthesis results were compared. The designed 1-D DCT processor by using proposed design method is more high performance than typical methods.

• 대한전자공학회논문지SD
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• 제38권7호
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• pp.503-512
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• 2001

직교변환이나 필터처리를 위한 대부분의 DSP알고리즘에서는 내적을 효율적으로 처리할 수 있는 하드웨어 구조가 필수적이다. 내적을 계산하기 위한, 전통적인 MAC구조는 실리콘 면적의 비용이 높기 때문에 승산기가 없는 분산연산구조가 널리 사용된다. 본 논문은 분산연산구조에서 가산기 공유항을 최대로 추출하여 구현에 필요한 하드웨어의 요소를 최소화하기 위한 방법으로 신경망의 최적화 알고리즘을 이용하는 방법을 제안한다. 제안한 방법은 내적의 깊이에 따라 복잡해지는 가산기 공유항 추출 과정을 최적화함으로써 단시간에 최소의 FA와 FF를 이용한 최적의 가산-네트워크 구성이 가능하다. 또한, 제안한 방법을 적용한 DCT 설계에서는 기존의 ROM-기반 분산연산 보다도 효율적인 구성이 가능하다.

• 대한전자공학회논문지SD
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• 제47권3호
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• pp.41-50
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• 2010

본 논문에서는 2개의 송수신 안테나를 갖는 MIMO 통신 시스템을 위한 면적 효율적인 심볼 검출기의 구조를 제안한다. 제안된 심볼 검출기는 MIMO 전송 기법 중 공간 다이버시티 모드뿐 아니라 공간 다중화 모드를 모두 지원하며, ML 수준의 성능을 제공한다. 또한, 다단 (multi-stage) 파이프라인 구조와 극좌표 형태의 복소수 승산 방법을 사용하여 연산 블록의 공유와 연산기의 단순화를 진행하였고, 이를 통해 하드웨어 복잡도를 크게 감소시켰다. 제안된 하드웨어 구조는 하드웨어 설계 언어(HDL)를 이용하여 설계 되었고, Xilinx Virtex-5 XC5VLX220 FPGA에 기반하여 구현되었다. 그 결과 기존의 설계 구조와 비교시 35.3% 감소된 logic slices, 85.3% 감소된 DSP48s (dedicated multiplier)로 구현 가능함을 확인하였다.

• 한국항행학회논문지
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• 제14권3호
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• pp.328-335
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• 2010

본 논문에서는 2개의 송수신 안테나를 갖는 $2{\times}2$ MIMO-OFDM 기반 무선 LAN 기저대역 수신 모뎀을 위한 효율적인 수신 알고리즘 및 면적 효율적인 하드웨어 구조를 제시한다. 수신기 성능향상을 위해 효율적인 시간 동기 알고리즘과 MML 알고리즘 기반 MIMO 심볼 검출기 구조를 제안한다. 또한, 제안된 심볼 검출기는 IEEE 802.11n 무선 LAN 규격에 정의된 대로 MIMO 전송 기법 중 공간 다이버시티 모드뿐 아니라 공간 다중화 모드를 모두 지원하며, 다단 (multi-stage) 파이프라인 구조와 극좌표 형태의 복소수 승산 방법을 사용하여 연산블록의 공유와 연산기의단순화를 진행하였고, 이를 통해 하드웨어 복잡도를 크게 감소시켰다. 제안된 하드웨어 구조는 하드웨어 설계 언어(HDL)를 이용하여 설계 되었고, 0.13um CMOS standard 셀 라이브러리 통해 합성되었다. 그 결과 기존의 설계 구조와 비교시 56% 감소된 하드웨어 복잡도로 구현 가능함을 확인하였다.