• 한국군사과학기술학회지
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• 제2권1호
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• pp.159-169
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• 1999

최근 전산망의 트래픽을 제어하여 해킹방지를 위해 방화벽을 구축한다. 방화벽의 보안 서비스는 인증, 접근통제, 기밀성, 무결성 그리고 감사기록 이다. 사용자는 방화벽에 인증을 위하여 토큰을 사용한다. 토큰은 작은 배터리를 내장하므로 전력 용량이 한정된다. 본 논문은 TCP/IP를 이용하는 전산망의 해킹방지를 위한 경제적인 방화벽 토큰 설계 방법을 제안한다. 공개키 암호 시스템의 주요 연산이며, 토큰 전력 소모의 대부분을 차지하는 지수연산에 Sparse 소수를 이용한 고속 처리 방법을 제안한다. 제안한 방법은 지수연산에서 모듈러 연산 량을 감소시킴으로 토큰의 배터리 용량 또는 CPU 가격을 낮출 수 있다.

• 한국통신학회논문지
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• 제29권3A호
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• pp.324-330
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• 2004

본 논문에서는 STBC (space tine block codes)의 채널 정보를 이용하여 TCM(Trellis Coded Modulation) 복호기의 연산량을 감소시키는 복호 방법을 제안하였고 이를 하드웨어로 설계 및 검증한 결과를 제시한다. 제안한 방법은 바이어스 포인트 설정을 이용하여 부집합에 n개의 시그널 포인트가 존재할 경우 실제 TCM 복호기에서 연산되는 가지 값을 부집합에서 1개의 시그널 포인트만 필요로 한다. 그러므로 바이어스 포인트 설정을 사용하여 가장 가까운 시그널 포인트를 미리 찾아내어 연산량을 l/n로 줄일 수 있다. 16QAM 8subset 경우에 AED (absolute euclidean distance)연산을 하게 되면 곱셈은 37％, 가감산 41％, 비교는 25％의 연산량 감소 효과가 있다. 또한 본 논문에서는 제안된 STBC와 TCM이 결합된 복호기의 하드웨어 합성 결과를 제시한다. 논리 합성 결과 약 87.6K개의 게이트가 요구됨을 확인하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2005년도 한국컴퓨터종합학술대회 논문집 Vol.32 No.1 (A)
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• pp.898-900
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• 2005

모듈러 멱승은 양수 x, E, N에 대하여 $x^Emod$ N로 정의된다. 모듈러 멱승 연산은 대부분의 공개키 암호화 알고리즘과 전자서명 프로토콜에서 핵심적인 연산으로 사용되고 있으므로, 그 효율성은 암호 프로토콜의 성능에 직접적인 영향을 미친다. 따라서 모듈러 멱승 연산에 필요한 곱셈 수를 감소시키기 위하여, 슬라이딩 윈도우를 적용한 CLNW 방법이나 VLNW 방법이 가장 널리 사용되고 있다. 본 논문에서는 조합론(combinatorics)에서 많이 응용되는 그래프 모델을 모듈러 멱승 연산에 적용할 수 있음을 보이고, 일반화된 그래프 모델을 통하여 VLNW 방법보다 더 적은 곱셈 수로 모듈러 멱승을 수행하는 방법을 설명한다. 본 논문이 제안하는 방법은 전체 곱셈 수를 감소시키는 새로운 블록들을 일반화된 그래프 모델의 초기 블록 테이블에 추가할 수 있는 초기 블록 테이블의 두 가지 확장 방법들로써, 접두사 블록의 확장과 덧셈 사슬 블록의 확장이다. 이 방법들은 새로운 블록을 초기 블록 테이블에 추가하기 위해 필요한 곱셈의 수와 추가한 뒤의 전체 곱셈 수를 비교하면서 초기 블록 테이블을 제한적으로 확장하므로, 지수 E에 non-zero bit가 많이 나타날수록 VLNW 방법에 비해 좋은 성능을 보이며 이는 실험을 통하여 검증하였다.

• 대한전자공학회논문지SP
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• 제43권1호
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• pp.101-108
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• 2006

이 논문에서는 64-Point FFT Radix-4 알고리즘을 DA(Distributed Arithmetic)연산을 이용하여 효율적으로 나비연산 구조를 설계할 수 있음을 보였다. 기존의 convolution 연산에 사용되어 왔던 DA연산이 FFT 나비연산의 트위들 계산에도 효과적으로 사용될 수 있음을 보였다. 제안된 DA 나비연산 구조를 Verilog HDL 코딩으로 구현한 결과, 기존의 승산기를 사용한 나비연산 구조와 비교하여 $61.02\%$의 cell area 감소 효과를 보였다. 또한 제안된 나비연산 구조를 파이프라인 구조에 적용하여 지연변환기와 함께 사용한 전체 64-point Radix-4 FFT 구조의 Verilog-HDL 코딩을 기존의 승산기를 사용한 구조의 코딩과 비교한 결과, $46.1\%$의 cell area 감소효과를 볼 수 있었다. 따라서 제안된 FFT 구조는 DMB용 OFDM 모뎀과 같은 큰 크기의 FFT에 효율적으로 사용될 수 있는 구조가 될 것이다.

• 한국통신학회논문지
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• 제31권8C호
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• pp.806-815
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• 2006

디지털 변복조 장치에는 디지털 신호의 표본화 속도를 변환시키는 표본화 속도 변환기(SRC: sample rate converter)가 필요한데, 여기에 사용되는 저역필터의 구현 문제를 연구하였다. 표본화 속도 변환율이 클 경우에는 저역필터의 신호처리 연산량이 많아져서 구현에 부담이 되므로 연산량을 감소시키는 방안이 중요하다. 본 논문에서는 이 필터를 2 단의 직렬 필터로 분할하여 구현하는 설계 방법을 제시하였고, 1 단 구조의 단일 필터로 구현하였을 경우에 비교하여 신호처리 연산량이 감소되는 것을 확인하였다. 표본화 속도 변환율이 증가할수록 2 단분할 방안에 의한 연산량 감소 효과는 증가하며, 변환율이 32 에서는 72 %까지 감소되는 것을 확인하였다. 변환율을 2 단으로 분할함에 있어서도 인수의 조합에 따라서 감소 효과가 다르게 나타났으므로, 여러 변환율에 대하여 최적 성능의 분할율을 조사하였다. 저역필터는 다상 필터 구조를 갖는 FIR 필터를 대상으로 하였으며, 필터계수의 설계는 Parks-McCllelan 알고리즘을 이용하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2009년도 제40회 하계학술대회
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• pp.1879_1880
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• 2009

본 논문에서는 제어상황에 따라 Type-1 Fuzzy Logic Controller가 선택적으로 rule을 사용하도록 rule 선택 알고리즘을 제안 한다. 그리고 이를 통해 연산 효율성을 높이는 방법에 관해 논한다. Type-1 Fuzzy Logic Controller는 기존의 제어기에 비해 설계하기 쉽고 성능이 더 뛰어나다. 그러나 제어 변수가 많아질수록 rule의 개수가 늘어나 연산량이 증가하게 된다. 연산량이 많아지면 고성능의 컴퓨터에서는 실시간 연산에 문제가 없으나 산업용 micro controller에서는 실시간 연산을 구현하는데 한계가 발생한다. 본 논문에서는 Type-1 Fuzzy Logic System의 논리구조에 근거하여 Type-1 Fuzzy Logic Controller의 연산량을 감소시킬 수 있는 알고리즘을 제안한다. 제안한 알고리즘은 제어상황에 따라 필요한 rule들만 선택적으로 제어값 도출을 위한 연산에 관여하도록 한다. Matlab 시뮬레이션을 통해 제안한 알고리즘의 유용성과 연산량을 실험하였다. 실험대상은 2륜 이동로봇으로 하였고 step 응답과 전/후진 시 결과를 관찰하였다. 실험 결과 제안한 알고리즘이 기존의 Type-1 Fuzzy Logic Controller에 비해 제어상황에 따라 필요한 rule들만 선택적으로 사용하는 것을 확인하였다. 결과적으로 연산 효율성이 향상되었다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2009년도 추계학술발표대회
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• pp.401-402
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• 2009

4-2 compressor는 곱셈기의 부분 곱 합 트리(partial product summation tree)의 기본적인 구성요소이다. 본 논문은 고속 연산이 가능한 4-2 compressor 구조를 제안한다. 제안한 회로는 최적화된 XORXNOR와 MUX로 구성하였다. 이 회로는 기존의 회로와 비교하였을 때 회로 구성에 필요한 트랜지스터수가 12개 감소하였으며, 지연시간이 32.2% 감소하였다. 제안한 회로는 Samsung 0.18um CMOS 공정을 이용하여 HSPICE로 시뮬레이션 하였다.

• 한국정보처리학회논문지
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• 제2권1호
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• pp.75-80
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• 1995

이 논문에서는 데이타 통신에서 발생되는 오류를 정정하기 위해 많이 사용되고 있는 RS 부호의 3항 기약다항식에서 새로운 Trace연산 알고리즘에 대해 고찰한다. 이 방법은 기존의 방법에 비해 Trace을 간단한 연산으로 구할 수 있다. 이 새로운 알고리 즘은 복잡한 연산을 피함으로써 연산시간을 줄일 수 있고, 복호화 과정을 간략히 할 수 있어서, 같은 정도의 데이터 신뢰도를 얻는데 효과되는 노력을 감소시킬 수 있다. 새로운 Trace 연산 알고리즘과 기존의 Trace 정의에 따른 방법은 SUN SPARC2 workstation상에서 C-언어로 구현한 결과를 비교, 분석하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2000년도 봄 학술발표논문집 Vol.27 No.1 (B)
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• pp.131-133
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• 2000

이 논문에서는 다차원 색인 구조에서 질의를 지연시키는 주된 요인인 노드 분할연산과 MBR(Minimun Bounding Regions)변경 연산에 대해 효율적으로 대처하는 동시성 제어 기법을 제안한다. 분할 시 탐색이 지연되는 시간을 최소화 하기 위해 대부분의 과정에서 질의와 호환되는 공유 래치를 획득한 후 수행하고 분할이 발생된 노드에 엔트리들이 복사되는 동안만 배타 래치를 획득하는 방법을 사용한다. MBR 변경 연산의 동시성을 높이기 위해 부분적인 잠금 결합을 사용한다. 즉, MBR 변경 연산중 주로 발생되는 MBR이 증가되는 삽입연산은 잠금 결합을 수행하지 않고, 감소되는 삭제 연산만 잠금 결합을 수행한다. 또한 성능 평가를 통하여 제안된 동시성 제어 기법이 GiST의 동시성 제어 알고리즘에 비해 처리율 관점에서 성능이 우수함을 보인다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 춘계학술대회
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• pp.188-190
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• 2017

투영(projective) 좌표계를 이용한 스칼라 곱셈(scalar multiplication) 연산을 지원하는 224-비트 타원곡선 암호(Elliptic Curve Cryptography; ECC) 프로세서의 설계에 대해 기술한다. 소수체 GF(p)상의 덧셈, 뺄셈, 곱셈 등의 유한체 연산을 지원하며, 연산량과 하드웨어 자원소모가 큰 나눗셈 연산을 제거함으로써 하드웨어 복잡도를 감소시켰다. 수정된 Montgomery ladder 알고리듬을 이용하여 스칼라 곱셈 연산을 제어하였으며, 단순 전력분석에 보다 안전하다. 스칼라 곱셈 연산은 최대 2,615,201 클록 사이클이 소요된다. 설계된 ECC-P224 프로세서는 Xilinx ISim을 이용한 기능검증을 하였다. Xilinx Virtex5 FPGA 디바이스 합성결과 7,078 슬라이스로 구현되었으며, 최대 79 MHz에서 동작하였다.