• Journal of the Korea Institute of Information and Communication Engineering
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• v.26 no.8
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• pp.1142-1147
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• 2022

The edges of image should be detected first so that the objects in the image can be identified. An hardware-implemented edge detection algorithm outperforms its software version. Sobel operation is the most suitable algorithm for an hardware implementation of edge detection. And lots of works have been done to perform Sobel operations efficiently on FPGA-based hardware. This work proposes how to implement fast edge detection circuit on FPGA, which is based on the conventional circuit for edge detection using Sobel operator. The newly proposed circuit is suitable for processing images when the images are stored in memory devices and outperforms the conventional one with little additional FPGA resources. Both the conventional circuit and the proposed circuit were implemented on an FPGA. And the result showed that the proposed circuit almost doubles the performance in processing images and needs little additional FPGA resources.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.37 no.6
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• pp.85-96
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• 2000

It is necessary that fully differential operational amplifier circuit should drive an external load in the VLSI design such as SCF(Switched Capacitor Filter), D/A Converter, A/D Converter, Telecommunication Circuit and etc. The conventional CMOS operational amplifier circuit has many problems according to CMOS technique. Firstly, Capacity of large loads are not able to operate well. The problem can be solve to use class AB stages. But large loads are operate a difficult, because an element of existing CMOS has a quadratic functional relation with input and output voltage versus output current. Secondly, Whole circuit of dynamic range decrease, because a range of input and output voltages go down according as increasing of intergration rate drop supply voltage. The problem can be improved by employing fully differential operational amplifier using differential output stage with wide output swing. In this paper, we proposed new current mirror has large output impedance and good current matching with input an output current and compared with characteristics for operational amplifier using cascoded current mirror. To obtain large output swing and low power consumption we suggest a fully differential operational amplifier. The circuit employs an output stage composed new current mirror and two amplifier stage. The proposed circuit is layout and circuit of capability is inspected through simulation program(SPICE3f).

• Journal of the Institute of Electronics and Information Engineers
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• v.51 no.11
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• pp.66-72
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• 2014

Histogram of oriented gradient (HOG) feature is widely used in vision-based pedestrian detection. The interpolation is the most important technique in HOG feature calculation to provide high detection rate. In interpolation technique of HOG feature calculation, two nearest orientation bins to gradient orientation for each pixel and the corresponding weights are required. In this paper, therefore, an efficient gradient orientation bin and weight calculation circuit for HOG feature is proposed. In the proposed circuit, pre-calculated values are defined in tables to avoid the operations of tangent function and division, and the size of tables is minimized by utilizing the characteristics of tangent function and weights for each gradient orientation. Pipeline architecture is adopted to the proposed circuit to accelerate the processing speed, and orientation bins and the corresponding weights for each pixel are calculated in two clock cycles by applying efficient coarse and fine search schemes. Since the proposed circuit calculates gradient orientation for each pixel with the interval of $1^{\circ}$ and determines both orientation bins and weights required in interpolation technique, it can be utilized in HOG feature calculation to support interpolation technique to provide high detection rate.

• Journal of the Institute of Electronics and Information Engineers
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• v.53 no.12
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• pp.50-56
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• 2016

This paper proposes the architecture and design of intra prediction circuit for a multi-decoder supporting UHD images. The proposed circuit supports not only the latest video compression standard HEVC but also H.264. In addition to the basic function of performing intra prediction, this circuit has the capability of performing the reference sample filter operation defined in the H.264 standard, and the smoothing and strong sample filter operations defined in the HEVC standard. We reduced the circuit size by sharing the circuit blocks for common operations and internal storage, and improved the circuit performance by parallel processing. The proposed circuit was described at RTL using Verilog HDL and its functionality was verified by using NC-Verilog of Cadence. The RTL circuit was synthesized by using Design Compiler of Synopsys and 130nm standard cell library. The synthesized gate-level circuit consists of 69,694 gates and processes 100 ~ 280 frames per second for 4K-UHD HEVC images at the maximum operation frequency of 157MHz.

• Journal of KIISE:Computing Practices and Letters
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• v.7 no.3
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• pp.193-201
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• 2001

실시간 GIS 응용 시스템에서는 기존의 GIS 응용 시스템에서 고려되지 않은 실시간 공간데이타와 실시간 공간 질의에 대한 처리가 필요하다. 실시간 공간 질의는 공간 연산이 전체 실행 시간에서 차지하는 시간비중이 크기 때문에 실시간 공간 데이타의 유효성을 유지하면서 실시간 공간 질의의 시간제약조건을 만족시킬 수 있는 질의 처리 기법이 요구된다. 본 논문에서는 실시간 공간 데이타와 실시간 공간 질의의 시간제약조건을 최대한 만족시키기 위해 실시간 연산을 위해 실시간 연산을 후배치 시키는 실시간 연산 후배치 기법을 제안한다. 제안된 기법은 연산의 재배치를 통해서 전체 질의 수행시간을 증가시키지 않으면서 실시간 공간 질의의 시간제약조건을 최대한 만족시킨다.

• Journal of KIISE:Software and Applications
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• v.26 no.1
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• pp.25-39
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• 1999

지리 정보 시스템에서 공간 분석을 위해 사용되는 중요한 연산인 공간 조인은 대상이 되는 공간 객체의 수가 증가함에 따라서 연산 시간이 지수적으로 증가하는 특징을 가지고 있다. 그러므로 다량의 공간 데이터에 대해서 공간 연산시간을 줄이기 위한 병렬처리가 필요하다. 이 논문에서는 비겹침 정규분할 방식의 사분트리를 이용한 공간 조인 알고리즘을 제시하고 MIMD 구조 및 공유 디스크 방식의 병렬 처리시스템에 적용하여 성능을 평가한다. 사분트리를 이용한 공간조인 방법으로서 중복 표현된 공간객체를 줄이기 위한 사분면(quadrant)의 병합 방법,영역 제한을 통해 연산 대상 객체를 줄이기 위한 사분면의 분할 방법, 그리고 병합 및 분할 방법을 혼용하여 공간 조인 연산의 숫자를 최소화하는 혼합 방법을 제시한다. 실험 평가에서는 각 방법들을 병렬 처리 시스템에 적용하여 여과단계 및 정제단계에서의 연산량과 수행 시간을 통해 성능을 비교 평가한다. 실험결과, 여과 단계에서는 분할 방법이 가장 우수했지만, 정제 단계에서는 병합 방법이 가장 우수했다. 따라서 전체적인 고려할 때 두 방법의 장점을 수용한 혼합 방법이 가장 우수한 성능을 나타냈다.

• Journal of KIISE:Computer Systems and Theory
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• v.27 no.10
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• pp.861-867
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• 2000

최근 들어 계산분자생물학 분야에서 유전자 재배열 문제가 많은 관심을 끌고 있다. 특히 이러한 문제에는 전도(reversal)나 전치(transposition)와 같은 재배열 연산들이 사용되고 있다. 전도와 전치 두가지 연산을 모두 사용하는 정렬은 필요한 최소 연산 회수의 2배 이내의 연산 수행만으로 가능하다고 알려져 있다. 이 논문에서는 기존의 알고리즘을 분석하고 휴리스틱을 사용함으로써 실제 연산 수행 회수를 대폭 줄일 수 있음을 보였다. 또한, 기존의 알고리즘보다 간단한 새로운 알고리즘을 제시하고, 이 알고리즘과 휴리스틱을 같이 사용하는 경우 수행 시간과 실험적 근사비(approximation ratio)에 있어서 매우 효과적임을 보였다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.26 no.6B
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• pp.794-801
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• 2001

본 논문에서는 rank-order 필터의 구현을 위해 세 가지 신경회로망의 구조를 제시하고 분석하며 용도를 제안한다. 첫 번째 신경회로망을 이용하여 2-입력 정렬기를 제안하고 이를 이용하여 계층적인 N-입력 정렬기를 구성한다. 두 번째로 입력 신호간의 상대적인 크기 정보를 이용하여 학습 패턴을 구성한 후 역전파 학습 기법을 이용하여 구현되는 순방향 신경회로망을 이용한 rank-order 필터를 구현한다. 세 번째로 신경회로망의 구조의 출력층에 외부 입력으로 순위 정보를 가지도록 하는 rank-order 필터를 순방향 신경회로망을 이용하여 구현한다. 그리고 이러한 제안된 기술들에 대해 확장성, 구조의 복잡도와 시간 지연 등에서의 성능을 비교, 평가한다. 2-입력 정렬기를 이용하는 방식은 확장이 용이하고 비교적 구조가 간단하나 입력 신호들의 정렬을 위해 신경회로망은 순환하는 구조를 가지며 입력 신호의 수에 비례하는 반복 연산 후에 결과를 얻게 된다. 반면에, 순방향 신경회로망을 이용한 rank-order 필터의 구현 방식은 이러한 반복 연산으로 인한 시간 지연을 줄일 수 있으나 상대적으로 복잡한 구조를 가진다.

• Journal of the Korea Society of Computer and Information
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• v.12 no.3
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• pp.37-50
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• 2007

In this paper, we designed and implementation of the high speed neuron processor for real time object recognition in the making automatic system. and we designed of the PE(Processing Element) used residue number system without carry propagation for the high speed operation. Consisting of MAC(Multiplication and Accumulation) operator using residue number system and sigmoid function operator unit using MAC(Mixed Radix conversion) is designed. The designed circuits are descript by C language and VHDL(Very High Speed Integrated Circuit Hardware Description Language) and synthesized by compass tools and finally, the designed processor is fabricated in $0.8{\mu}m$ CMOS process. we designed of MAC operation unit and sigmoid proceeding unit are proved that it could run time 0.6nsec on the simulation and improved to the speed of the three times and decreased to hardware size about 50%, each order. The designed neuron processor can be implemented of the object recognition in making automatic system with desired real time processing.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.45 no.9
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• pp.103-109
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• 2008

This paper presents the architecture and design of intra prediction circuit for H.264 decoder. There are a total of 17 operational modes in the intra prediction of H.264- nine modes for a luma $4\times4$ block, four modes for a luma $16\times16$ block and four modes for a chroma $8\times8$ block. We extracted common operations included in all prediction modes and defined the common operations unit to perform those operations. The proposed circuit architecture sharing this unit in all prediction modes is systematic from the design point of view and efficient in terms of circuit size.