• 한국정보통신학회논문지
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• 제26권8호
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• pp.1142-1147
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• 2022

영상에 포함된 객체의 인식을 위해서는 영상에 대한 윤곽선 검출이 선행되어야 한다. 윤곽선 검출 연산이 하드웨어로 수행되면 그 수행 시간이 소프트웨어로 구현된 경우보다 비교할 수 없을 만큼 감소하게 된다. 윤곽선 검출을 위한 연산 중 하드웨어 구현에 적합한 연산은 소벨 연산이며, 소벨 연산을 효율적으로 FPGA로 구현하기 위한 많은 연구가 수행되었다. 본 논문에서는 소벨 연산을 FPGA로 구현하기 위한 기존의 구조를 개선하여, 약간의 추가적인 하드웨어 자원의 사용만으로 그 성능을 개선할 수 있는 회로 구조를 제안한다. 제안된 구조는 윤곽선 검출 대상 영상이 메모리에 저장되어 있는 경우에 적합하며 기존의 방법 대비 약 2배의 성능 향상을 이룰 수 있다.

• 대한전자공학회논문지SD
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• 제37권6호
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• pp.85-96
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• 2000

Fully Differential 연산 증폭기 회로는 SCF(Switched Capacitor Filter), D/A 컴버터, A/D 컨버터, 통신 회로 등의 VLSI 설계시 외부 부하 구동에 필수적이다. 기존의 CMOS 연산 증폭기 회로는 CMOS 기술에 따른 여러 가지 단점을 갖는데 우선 큰 부하 용량에 대한 구동 능력이 양호하지 못하고, 집적도의 증가에 따른 전원 전압의 감소로 인해 입출력 전압의 동작 특성이 저하되어 전체 회로의 동특성 법위가 감소된다. 이러한 단잠들을 개선하기 위하여 출력부의 출력 스윙을 늘릴 수 있는 차동 출력 구조를 사용한 회로가 Fully Differential 연산 증폭기 회로이며, 단일 출력 구조의 연산 증폭기 보다 스윙 폭이 향상된다. Fully Differential 연산 증폭기의 구성에서 전류 미러가 그 성능을 결정하며, 따라서 큰 출력 스윙과 안정된 회로 동작을 위해서는 출력 저항이 크고, 기준 전류와의 정합이 잘 되는 전류 미러의 설계가 중요하다. 본 논문에서는 큰 출력 저항과 기준 전류와의 정합 특성이 우수한 새로운 전류 미러를 제시하였다. 출력 스윙을 키우고 전력 소모를 줄이기 위해 새로운 전류 미러를 사용하여 2단 증폭 형태의 Fully Differential 연산 증폭기를 설계하였으며, 설계한 증폭기는 레이아웃으로 구현하여 시뮬레이션 프로그램(SPICE3f)을 통하여 성능을 검증하였다.

• 전자공학회논문지
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• 제51권11호
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• pp.66-72
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• 2014

Histogram of oriented gradient (HOG) 특징은 영상 기반 보행자 인식에서 널리 사용되고 있다. HOG 특징을 이용한 보행자 인식의 인식률을 높이는데 가장 중요한 역할을 하는 것은 보간 기술이다. HOG 특징 연산에 보간 기술을 적용하기 위해서는 각 픽셀의 기울기 방향에 가장 근접한 두 개의 기울기 방향 bin과 가중치를 계산해야 한다. 따라서 본 논문에서는 HOG 특징 연산에 적용하기 위한 효율적인 기울기 방향 bin 및 가중치 연산 회로를 제안한다. 제안하는 회로는 탄젠트 함수와 나눗셈 연산을 피하기 위해 미리 계산된 값을 테이블로 지정하여 사용하였으며, 탄젠트 함수와 가중치 값의 특성을 이용함으로써 회로 내 테이블의 크기를 최소화하였다. 또한 처리 속도 향상을 위해 파이프라인 구조를 적용하였으며, 효율적인 coarse 및 fine 탐색 방법을 적용하여 각 픽셀에 대한 기울기 방향 bin과 가중치를 두 클락 사이클 내에 계산한다. 본 논문에서 제안하는 회로는 $1^{\circ}$ 단위로 기울기 방향을 계산하여 기울기 방향 bin과 가중치를 모두 결정하기 때문에 HOG 특징을 위한 보간 기술에 적용되어 높은 인식률을 제공하기 위해 사용될 수 있다.

• 전자공학회논문지
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• 제53권12호
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• pp.50-56
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• 2016

이 논문은 UHD 영상을 지원하는 멀티 디코더 용 인트라 예측 회로의 구조와 설계를 제안하고 있다. 제안된 회로는 가장 최신의 비디오 압축 표준인 HEVC뿐만 아니라 H.264도 지원한다. 이 회로는 기본적인 인트라 예측 기능이외에 추가적으로 H.264 표준에 정의되어 있는 참조 샘플 필터 연산과 HEVC 표준에 정의되어 있는 약한 참조 샘플 필터 및 강한 참조 샘플 필터 연산을 처리하는 기능도 갖고 있다. 공통적인 연산부와 내부 저장소를 공유함으로써 회로의 크기를 감소시켰으며, 병렬 연산을 통하여 성능을 향상시켰다. 제안된 회로는 Verilog HDL(Hardware Description Language)을 이용하여 RTL(Register Transfer Level)로 기술하였으며, Cadence의 NC-Verilog를 이용하여 기능을 검증하였다. RTL 회로를 Synopsys의 Design Compiler 및 130nm 표준 셀 라이브러리를 이용하여 합성하였다. 합성된 게이트 수준 회로는 69,694개의 게이트로 구성되며, 최대 동작주파수 157MHz에서 4K-UHD HEVC 영상을 초당 100 ~ 280 프레임의 속도로 처리한다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제7권3호
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• pp.193-201
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• 2001

실시간 GIS 응용 시스템에서는 기존의 GIS 응용 시스템에서 고려되지 않은 실시간 공간데이타와 실시간 공간 질의에 대한 처리가 필요하다. 실시간 공간 질의는 공간 연산이 전체 실행 시간에서 차지하는 시간비중이 크기 때문에 실시간 공간 데이타의 유효성을 유지하면서 실시간 공간 질의의 시간제약조건을 만족시킬 수 있는 질의 처리 기법이 요구된다. 본 논문에서는 실시간 공간 데이타와 실시간 공간 질의의 시간제약조건을 최대한 만족시키기 위해 실시간 연산을 위해 실시간 연산을 후배치 시키는 실시간 연산 후배치 기법을 제안한다. 제안된 기법은 연산의 재배치를 통해서 전체 질의 수행시간을 증가시키지 않으면서 실시간 공간 질의의 시간제약조건을 최대한 만족시킨다.

• 한국정보과학회논문지:소프트웨어및응용
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• 제26권1호
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• pp.25-39
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• 1999

지리 정보 시스템에서 공간 분석을 위해 사용되는 중요한 연산인 공간 조인은 대상이 되는 공간 객체의 수가 증가함에 따라서 연산 시간이 지수적으로 증가하는 특징을 가지고 있다. 그러므로 다량의 공간 데이터에 대해서 공간 연산시간을 줄이기 위한 병렬처리가 필요하다. 이 논문에서는 비겹침 정규분할 방식의 사분트리를 이용한 공간 조인 알고리즘을 제시하고 MIMD 구조 및 공유 디스크 방식의 병렬 처리시스템에 적용하여 성능을 평가한다. 사분트리를 이용한 공간조인 방법으로서 중복 표현된 공간객체를 줄이기 위한 사분면(quadrant)의 병합 방법,영역 제한을 통해 연산 대상 객체를 줄이기 위한 사분면의 분할 방법, 그리고 병합 및 분할 방법을 혼용하여 공간 조인 연산의 숫자를 최소화하는 혼합 방법을 제시한다. 실험 평가에서는 각 방법들을 병렬 처리 시스템에 적용하여 여과단계 및 정제단계에서의 연산량과 수행 시간을 통해 성능을 비교 평가한다. 실험결과, 여과 단계에서는 분할 방법이 가장 우수했지만, 정제 단계에서는 병합 방법이 가장 우수했다. 따라서 전체적인 고려할 때 두 방법의 장점을 수용한 혼합 방법이 가장 우수한 성능을 나타냈다.

• 한국정보과학회논문지:시스템및이론
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• 제27권10호
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• pp.861-867
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• 2000

최근 들어 계산분자생물학 분야에서 유전자 재배열 문제가 많은 관심을 끌고 있다. 특히 이러한 문제에는 전도(reversal)나 전치(transposition)와 같은 재배열 연산들이 사용되고 있다. 전도와 전치 두가지 연산을 모두 사용하는 정렬은 필요한 최소 연산 회수의 2배 이내의 연산 수행만으로 가능하다고 알려져 있다. 이 논문에서는 기존의 알고리즘을 분석하고 휴리스틱을 사용함으로써 실제 연산 수행 회수를 대폭 줄일 수 있음을 보였다. 또한, 기존의 알고리즘보다 간단한 새로운 알고리즘을 제시하고, 이 알고리즘과 휴리스틱을 같이 사용하는 경우 수행 시간과 실험적 근사비(approximation ratio)에 있어서 매우 효과적임을 보였다.

• 한국통신학회논문지
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• 제26권6B호
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• pp.794-801
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• 2001

본 논문에서는 rank-order 필터의 구현을 위해 세 가지 신경회로망의 구조를 제시하고 분석하며 용도를 제안한다. 첫 번째 신경회로망을 이용하여 2-입력 정렬기를 제안하고 이를 이용하여 계층적인 N-입력 정렬기를 구성한다. 두 번째로 입력 신호간의 상대적인 크기 정보를 이용하여 학습 패턴을 구성한 후 역전파 학습 기법을 이용하여 구현되는 순방향 신경회로망을 이용한 rank-order 필터를 구현한다. 세 번째로 신경회로망의 구조의 출력층에 외부 입력으로 순위 정보를 가지도록 하는 rank-order 필터를 순방향 신경회로망을 이용하여 구현한다. 그리고 이러한 제안된 기술들에 대해 확장성, 구조의 복잡도와 시간 지연 등에서의 성능을 비교, 평가한다. 2-입력 정렬기를 이용하는 방식은 확장이 용이하고 비교적 구조가 간단하나 입력 신호들의 정렬을 위해 신경회로망은 순환하는 구조를 가지며 입력 신호의 수에 비례하는 반복 연산 후에 결과를 얻게 된다. 반면에, 순방향 신경회로망을 이용한 rank-order 필터의 구현 방식은 이러한 반복 연산으로 인한 시간 지연을 줄일 수 있으나 상대적으로 복잡한 구조를 가진다.

• 한국컴퓨터정보학회논문지
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• 제12권3호
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• pp.37-50
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• 2007

본 논문에서는 캐리전파가 없어 고속연산이 가능한 잉여 수 체계(Residue Number System)를 이용하여 생산자동화 시스템에서 실시간 물체인식을 위한 고속의 디지털 뉴런 프로세서를 제안하고 이를 구현하기 위한 중요연산부인 PE를 설계 및 구현하였다. 설계된 디지털 뉴런프로세서는 잉여수계를 이용한 MAC(Multiplier and Accumulator)연산기와 혼합계수 변환을 이용한 시그모이드 함수 연산부로 구성된다. 설계된 회로는 C언어 및 VHDL로 기술하였고 Compass툴로 합성하였으며 LG $0.8{\mu}m$ CMOS공정으로 설계되었다. 실험결과 본 논문에서 설계 및 구현한 디지털 뉴런프로세서는 기존 방식의 잉여수계를 이용한 연산기 및 실수연산기로 구현한 뉴런프로세서에 비하여 3배 이상의 연산속도와 약 50%정도 하드웨어 크기를 줄일 수 있었다. 본 논문에서 설계 및 구현한 디지털 뉴런프로세서는 실시간 처리를 요하는 생산자동화 시스템의 물체인식 시스템에 적용될 수 있을 것으로 기대된다.

• 대한전자공학회논문지SD
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• 제45권9호
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• pp.103-109
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• 2008

본 논문은 H.264 디코더용 인트라 예측 회로 구조와 설계를 제시한다. H.264의 인트라 예측에는 총 17개의 예측 모드, 즉 루마 $4\times4$ 블록을 위한 9개의 예측 모드, 루마 $16\times16$ 블록을 위한 4개의 예측 모드, 크로마 $8\times8$ 블록을 위한 4개의 예측 모드가 있다 모든 예측 모드에서 공통된 연산들을 추출하여 이들을 수행하기 위한 공통연산부를 정의하였다. 모든 예측 모드에서 이 연산부를 공유하는 제안된 회로 구조는 설계 측면에서 체계적이고 회로 크기 측면에서 효율적이다.