• Journal of IKEEE
• /
• v.21 no.2
• /
• pp.136-141
• /
• 2017

In this paper, we propose an algorithm for memory optimization to apply deep learning to PC. The proposed algorithm minimizes the memory and computation processing time by reducing the amount of computation processing and data required in the conventional deep learning structure in a general PC. The algorithm proposed in this paper consists of three steps: a convolution layer configuration process using a random filter with discriminating power, a data reduction process using PCA, and a CNN structure creation using SVM. The learning process is not necessary in the convolution layer construction process using the discriminating random filter, thereby shortening the learning time of the overall deep learning. PCA reduces the amount of memory and computation throughput. The creation of the CNN structure using SVM maximizes the effect of reducing the amount of memory and computational throughput required. In order to evaluate the performance of the proposed algorithm, we experimented with Yale University's Extended Yale B face database. The results show that the algorithm proposed in this paper has a similar performance recognition rate compared with the existing CNN algorithm. And it was confirmed to be excellent. Based on the algorithm proposed in this paper, it is expected that a deep learning algorithm with many data and computation processes can be implemented in a general PC.

• Journal of the Institute of Electronics Engineers of Korea SD
• /
• v.41 no.7
• /
• pp.97-103
• /
• 2004

In this paper, we propose a high speed block turbo code decoding algorithm and an efficient hardware architecture. The multimedia wireless data communication systems need channel codes which have the high-performance error correcting capabilities. Block turbo codes support variable code rates and packet sizes, and show a high performance due to a soft decision iteration decoding of turbo codes. However, block turbo codes have a long decoding time because of the iteration decoding and a complicated extrinsic information operation. The proposed algorithm using the threshold that represents a channel information reduces the long decoding time. After the threshold is decided by a simulation result, the proposed algorithm eliminates the calculation for the bits which have a good channel information and assigns a high reliability value to the bits. The threshold is decided by the absolute mean and the standard deviation of a LLR(Log Likelihood Ratio) in consideration that the LLR distribution is a gaussian one. Also, the proposed algorithm assigns '1', the highest reliable value, to those bits. The hardware design result using verilog HDL reduces a decoding time about 30% in comparison with conventional algorithm, and includes about 20K logic gate and 32Kbit memory sizes.

• Journal of KIISE:Computer Systems and Theory
• /
• v.36 no.6
• /
• pp.502-510
• /
• 2009

Multiprecision squaring is one of the most significant algorithms in the core public key cryptography operation. The aim of this work is to present a new improved squaring algorithm compared with the MIRACL's multi precision squaring algorithm in which the previous work [1] on multiprecision multiplication is implemented. First, previous works on multiprecision multiplication and standard squaring are analyzed. Then, our new Lazy Doubling squaring algorithm is introduced. In MIRACLE library [3], Scott's Carry-Catcher Hybrid multiplication technique [1] is applied to implementation of multiprecision multiplication and squaring. Experimental results of the Carry-Catcher hybrid squaring algorithm and the proposed Lazy Doubling squaring algorithm both of which are tested on Atmega128 CPU show that proposed idea has achieved significant performance improvements. The proposed Lazy Doubling Squaring algorithm reduces addition instructions by the fact $a_0\;{\ast}\;2\;+\;a_1\;{\ast}\;2\;+\;...\;+\;a_{n-1}\;{\ast}\;2\;+\;a_n\;{\ast}\;2\;=\;(a_0\;+\;a_1\;+\;...\;+\;a_{n-1}\;+\;a_n)\;{\ast}\;2$ while the standard squaring algorithm reduces multiplication instructions by the fact $S_{ij}\;=\;x_i\;{\ast}\;x_j\;=\;S_{ij}$. Experimental results show that the proposed squaring method is 25% faster than that in MIRACL.

• The Journal of Korean Institute of Communications and Information Sciences
• /
• v.26 no.7B
• /
• pp.996-1005
• /
• 2001

본 논문에서는 ASIC 벤더의 셀 라이브러리와 MUX-based FPGA에 있는 고정된 입력을 갖는 연결구조의 수를 최소화하는 하드웨어 할당 알고리듬을 제안한다. 제안된 할당 알고리듬은 연산자간을 연결하는 신호선이 반복적으로 이용되어 연결 신호선 수가 최소가 될 수 있도록 연산자를 할당한다. 연결 구조를 고려한 이분할 그래프에 가중치를 설정하고 변수와 레지스터간의 최대 가중치 매칭을 구함으로써 레지스터 할당을 수행한다. 또한 연결구조에 대한 멀티플렉서의 중복 입력을 제거하고 연산자에 연결된 멀티플렉서간의 입력을 교환하는 입력 정렬 과정으로 연결구조를 최소화한다. 벤치마크 실험을 통하여 제안된 알고리즘의 효용성을 보인다.

• Proceedings of the Computational Structural Engineering Institute Conference
• /
• 2005.04a
• /
• pp.317-324
• /
• 2005

Korean shipyards have accumulated a great amount of data. But they do not have appropriate tools to utilize the data in practical works. Engineering data contains experts' experience and know-how In its own. It is very useful to extract knowledge or information from the accumulated existing data by using datamining technique. This paper treats an evolutionary computation method based on genetic programming (GP), which can be one of the components to realize datamining.

• Proceedings of the IEEK Conference
• /
• 2001.09a
• /
• pp.63-66
• /
• 2001

본 논문에서는 TI사의 TMS320C6201 DSP를 이용하여 H.263 동영상 부호화기를 실시간 구현하고자 한다. 구현한 부호화기는 QCIF 형식의 영상을 사용하여 ITU-T H.263 권고안의 기본 모드를 따라 주로 C 언어와 intrinsics를 사용하여 구현하였다. 특히, 속도 향상을 위해서 고속 메모리의 사용을 극대화하는데 중점을 두었고, 연산량이 많은 모듈에 대한 최적화와 데이터의 병렬 처리 및 DMA (Direct Memory Access) 전송 등을 고려하여 구현하였다.

• Proceedings of the IEEK Conference
• /
• 2000.09a
• /
• pp.493-496
• /
• 2000

본 논문에서는 TMS320C6201 DSP (Digial Signal Processor)를 이용하여 실시간 영상 부호화기를 구현하였다. 기본적인 영상 압축 방법으로는 baseline-JPEG을 사용하였고 이에 움직임 검출 알고리즘을 부가하여 영상의 시간적인 중복성을 제거하였다. 특히 저속 메모리와 고속 메모리의 효율적인 분배 사용, 계산량이 많은 모듈의 최적화, 데이터의 병렬 연산과 DMA (Direct Memory Access)를 이용한 데이터 전송 등의 방법을 통하여 실시간 영상 부호화기의 고속 영상 처리에 중점을 두었다.

• Proceedings of the Korean Information Science Society Conference
• /
• 1998.10b
• /
• pp.673-675
• /
• 1998

본 논문에서는 다각형과 같은 2차원 기하학적인 물체에 대한 형태변환을 위하여 다격형의 삼각분할(triangulation)과 트리의 연산을 이용하는 새로운 알고리즘을 제안하였다. 원시 다각형(source polygon)과 목적 다각형(target polygon)이 주어졌을 때, 대상이 되는 두 다각형을 각각 삼각분할(triangulation)하고 그의 듀얼 트리를 구한 후 이 트리를 이용하여 원시 다각형에서 목적 다각형으로 형태를 변환한다. 두 개의 다각형이 자연스럽게 형태가 변환되도록 하기 위해서 유사 삼각분할(similar triangulation)의 개념을 이용하였다.

• Proceedings of the Korea Multimedia Society Conference
• /
• 1998.10a
• /
• pp.401-406
• /
• 1998

본 연구에서는 SGML 문서의 포맷팅과 변환을 지원하는 DSSSL 처리기를 개발하였다. 본 논문에서는 DSSL의 문서 처리 과정과 이를 지원하는 처리기의 개발 방법을 소개한다. 또한 개발 결과를 다양한 문서처리 환경에 적용하여 DSSL의 우수성과 개선이 요구되는 부분에 대하여 기술한다. 그 결과 DSSL은 구조 기반 검색을 지원하는 질의 언어와 다양한 연산기능을 지원하는 수식 언어에 기반하기 때문에 강력한 포맷팅과 변환기능을 제공한다. 그러나 처리 방식의 특성상, DSSL은 사용자 인터랙션이 많으며 위지윅한 문서 환경보다는 일괄처리 방식의 문서 처리 분야에 더 적합하다.

• Proceedings of the IEEK Conference
• /
• 2003.07e
• /
• pp.2427-2430
• /
• 2003

A uniformly sampled digital pulse-width modulation adopting a pre-compensation filter scheme for applications in high-resolution digital-to-analog data conversion is described. It is shown that linearization of the intrinsic distortion resulting in uniformly sampled pulse-width modulation can be achieved by using a non-integer delay digital filter embedded within a noise shaping re-quantizer.