• Proceedings of the Acoustical Society of Korea Conference
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• 1998.06d
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• pp.64-67
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• 1998

원격지간 화상회의 시스템에서 화자의 위치에 따른 카메라 제어를 위해서는 마이크로폰 배렬(Microphone Array)로 수음한 음성신호에 대해 각 마이크로폰간의 빠른 지연시간 추정이 요구된다. 본 연구에서는 음원위치 추정을 위한 지연시간(Time delay) 계산을 위해 AMDF(Average Magnitude Difference Function)를 적용하여 연산시간을 단축시키는데 목적을 두고 있다. 기본의 상호상관함수 (Cross-correlation )알고리즘 과 본 연구에서 적용한 AMDF 알고리즘을 비교하기 위해 SNR 10dB 와 20dB 인 200Hz, 500Hz, 1kHz, 2kHz의 정현파 합성신호와 단음절 음성신호에 대해 시뮬레이션을 행하였다. 시뮬레이션 결과 AMDF 알고리즘의 정확한 지연시간 추정을 확인하였다.

• Journal of KIISE:Databases
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• v.27 no.4
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• pp.682-694
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• 2000

이 논문에서는 고차원 색인 구조를 위한 동시성 제어 기법을 설계하고 이를 구현한다. 일반적으로 고차원 색인구조에서는 삽입보다 탐색연산이 빈번하고 탐색연산의 수행은 질의의 특성상 매우 많은 노드를 접근하다. 제안하는 동시성 제어 알고리즘에서는 이런 특성을 고려하여 탐색 연산의 지연이 최소가 되도록 한다. 또한 인덱스의 성능향상을 위해 재삽입 연산을 이용하는 고차원색인 구조를 고려하여 재삽입 연산 수행중에도 정확한 탐색을 보장할 수 있는 방법을 지원한다. 제안하는 동시성 제어 알고리즘을 CIR-Tree에 적용하여 실제 상용 DBMS의 하부 저장 시스템인 MiDAS-III에서 구현한다. 실험을 통하여 제안된 동시성 제어기법이 기종 동시성 제어 기법보다 성능이 우수함을 보인다.

• Proceedings of the Korean Information Science Society Conference
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• 2000.04a
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• pp.21-23
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• 2000

고속 회로 합성에 있어서, Wallace 트리 스타일은 연산을 위한 가장 효율적인 수행방식의 하나로 인식되어 졌다. 그러나, 이러한 방법은 빠른 곱셈기의 수행이나 여러 가지 연산수행에 있어, 입력 시그널을 고려하지 않은 일반적인 구조로 수행되어졌다. 본 논문은 연산기에 있어서 이러한 제한점을 극복하는 문제를 다룬다. 우리는 캐리-세이브 방법을 덧셈, 뺄셈, 곱셈이 혼합되어 일T는 일반적인 연산 회로에 적용한다. 그 결과 효율적인 회로를 생성하며, 시그널들이 임의의 도달시간에 대해 회로의 도달시간을 최적화 한다. 또한, 우리는 최적 지연시간의 캐리-세이브 가산회로를 생성하는 효율적인 알고리즘을 제안하였다. 우리는 이러한 최적화 방법을 여러 고속 디지털 필터에 적용시켜 보았고 이는 기존의 비트 단위가 아닌 캐리-세이브 수행방법보다 5%에서 30%사이의 수행시간 향상을 가져왔다.

• Proceedings of the Korean Information Science Society Conference
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• 2000.10c
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• pp.615-617
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• 2000

본 논문에서는 VLIW 목적코드에 존재하는 NOP 명령어 슬롯에 의미있는 명령어를 중복 삽입하도록 함으로써 원래의 방법에서 존재하였던 자료의존관계를 해소하여 실행시간의 지연을 방지하는 기법을 연구하였다. 이 경우에 하나의 긴 명령어에 동일한 명령어가 둘 이상 포함될 수 있으므로 연산 관계에 이은 쓰기 단계에서 여러개의 명령어가 동일한 레지스터 파일의 주소에 쓰기를 함에 따른 충돌을 피할 수 없다. 본 논문에서는 연산처리 별로 쓰기 단계에서 연산 결과를 레지스터 파일에 쓰도록 허용할 것인지에 대한 정보를 명령어에 포함하는 TiPS 구조와 TiPS 구조에 적합한 목적코드 생성 알고리즘을 제안하였다. 목적코드 생성 알고리즘은 연산처리기별로 연속적으로 실행되는 명령어간의 자료의존관계를 해소하기 위하여 NOP 대신에 다른 연산처리기에서 실행할 명령어를 수행하도록 동일한 명령어를 복사하여 할당할 수 있다. 실험 결과, 명령어 복사 기법은 기존의 기법에 비하여 전체 실행 사이클을 크게 단축시킬 수 있음을 보여주었다.

• Proceedings of the Korea Information Processing Society Conference
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• 2002.11b
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• pp.901-904
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• 2002

정보의 암호화와 인증, 디지털 서명등에 효율적인 공개키 암호 시스템의 주 연산은 모듈라 멱승 연산이며 이는 모듈라 곱셈의 연속적인 반복 수행으로 표현될 수 있다. 본 논문에서는 Montgomery 모듈라 곱셈 알고리즘을 사용하여 모듈라 곱셈을 효율적으로 수행하기 위한 모듈라 멱승 연산기를 구현하였으며 Montgomery 모듈라 곱셈시 발생하는 케리 진파 문제를 해결하기 위하여 CPA을 대신하는 CSA를 사용함으로써 멱승 연산시 발생하는 지연시간을 최소화시키는 결과가 얻어짐을 보였다. 본 논문에서는 Montgomery 모듈라 멱승 연산기 구현을 위하여 VHDL 구조적 모델링을 통하여 Synopsys사의 VSS와 Design analyzer를 이용한 논리 합성을 하였고 Mentor Graphics사 Model sim 및 Xilinx사 Design manager의 FPGA 시뮬레이션을 수행하여 성능을 검증 하였다.

• Proceedings of the Korea Information Processing Society Conference
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• 2012.11a
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• pp.152-155
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• 2012

최근 스마트폰 및 타블릿PC 등 모바일 장치의 성능(쿼드코어)이 급격히 성장하고, 사용자의 증가, 무선 통신 환경(LTE, Wibro 등)의 발전으로 모바일 장치들을 연산 가능한 자원으로 고려하는 모바일 클라우드 연구가 이루어지고 있다. 그러나 자원 제공자인 모바일 장치의 자율적 연산 참여와 탈퇴가 가능하기 때문에 기존의 시스템들은 수행중인 연산이 중단되어 연산의 완료 시간이 지연되며, 시스템의 결함으로 이어지게 된다. 따라서 모바일 장치의 안정적인 연산 수행을 위한 안정적인 모바일 자원을 제공해야 한다. 본 논문에서는 신뢰적인 모바일 자원을 제공하기 위해 소셜 네트워크 정보를 이용하여 그룹화 함으로써 모바일 자원 관리를 제공한다

• Proceedings of the Korea Information Processing Society Conference
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• 2004.05a
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• pp.23-26
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• 2004

최근 인터넷 및 이동 통신기기의 사용이 급증하면서 각종 데이터에 대한 사용자들의 검색 요청은 빠른 응답 시간을 요구하는 경우가 늘어나게 되었다. 이를 충족시키기 위하여 주기억 상주 데이터베이스 관리 시스템들이 등장하게 되었고 또한 대량의 데이터들에 대한 색인 구조와 색인에 대한 접근 충돌을 제어하면서도 빠른 응답 시간을 보장하는 색인 동시성 제어 기법들에 관한 연구가 활발히 진행되어 왔다. 현재 대부분의 주기억 상주 데이터베이스 관리 시스템들은 색인에 대한 동시성 제어 기법으로 잠금 기반의 동시성 제어 기법들을 많이 사용하고 있다. 그러나 잠금 기반의 동시성 제어 기법들은 검색 연산을 포함한 모든 연산에 대하여 접근하려고 하는 노드에 잠금을 거는 것을 요구하기 때문에 잠금이 걸려있는 노드를 접근 하려는 연산은 잠금이 풀리기를 기다려야만 한다. 따라서 잠금 기반의 색인 동시성 제어 기법들은 동시성에 제약이 생겨 검색 요청에 대한 응답시간을 지연시킨다. 본 논문에서는 $B^+$-Tree에서의 잠금 없는 검색 연산을 위하여 엔트리간 연결 리스트 기반의 동시성 제어 기법을 제안한다. 본 논문에서 제안하는 기법은 주기억 상주 데이터베이스 관리 시스템 환경에서 검색 연산이 아무런 잠금없이 수행되는 것을 보장한다. 특히 본 논문에서 제안하는 기법은 삽입, 삭제 연산이 수행 중인 노드에서의 잠금없는 검색 연산의 수행이 가능하기 때문에 잠금 기반의 동시성 제어 기법들 보다 빠르고 예측 가능한 응답시간을 보장한다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.40 no.7
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• pp.518-525
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• 2003

In this paper, we present a fast hardware architecture to implement a parallel 2-dimensional discrete wavelet transform(DWT)based on the lifting scheme DWT framework. The conventional 2-D DWT had a long initial and total latencies to get the final 2D transformed coefficients because the DWT used an entire input data set for the transformation and transformed sequentially The proposed architecture increased the parallel performance at computing the row directional transform using new data splitting method. And, we used the hardware resource sharing architecture for improving the total throughput of 2D DWT. Finally, we proposed a scheduling of hardware resource which is optimized to the proposed hardware architecture and splitting method. Due to the use of the proposed architecture, the parallel computing efficiency is increased. This architecture shows the initial and total latencies are improved by 50% and 66%.

• The KIPS Transactions:PartD
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• v.16D no.6
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• pp.825-834
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• 2009

최근에 낸드 플래시 메모리는 빠른 접근속도, 저 전력 소모, 높은 내구성 등의 특성으로 인하여 차세대 대용량 저장 매체로 각광 받고 있다. 그러나 디스크 기반의 저장 장치와는 달리 비대칭적인 읽기, 쓰기, 소거 연산의 처리 속도를 가지고 있고 제자리 갱신이 불가능한 특성을 가지고 있다. 따라서 디스크 기반 시스템의 버퍼 교체 정책은 플래시 메모리 기반의 시스템에서 좋은 성능을 보이지 않을 수 있다. 이러한 문제를 해결하기 위해 플래시 메모리의 특성을 고려한 새로운 플래시 메모리 기반의 버퍼 교체 정책이 제안되어 왔다. 본 논문에서는 디스크 기반의 저장 장치에서 우수한 성능을 보인 CLOCK-Pro를 낸드 플래시 메모리의 특성을 고려하여 개선한 CLOCK-NAND를 제안한다. CLOCK-NAND는 CLOCK-Pro의 알고리즘에 기반하며, 추가적으로 페이지 접근 정보를 효율적으로 활용하기 위한 새로운 핫 페이지 변경을 한다. 또한, 더티인 핫 페이지에 대해 콜드 변경 지연 정책을 사용하여 쓰기 연산을 지연하며, 이러한 새로운 정책들로 인하여 낸드 플래시 메모리에서 쓰기 연산 횟수를 효율적으로 줄이는 우수한 성능을 보인다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.12 no.3
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• pp.547-554
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• 2008

In this paper, two-stage pipelined floating-point multiplier (FP-MUL) is designed. The FP-MUL processor supports single precision multiplication for 3D graphic APIs, such as OpenGL and Direct3D and has area-efficient and low-latency architecture via saturated arithmetic, area-efficient sticky-bit generator, and flagged prefix adder. The FP-MUL has about 4-ns delay time under $0.13{\mu}m$ CMOS standard cell library and consists of about 7,500 gates. Because its maximum performance is about 250 MFLOPS, it can be applicable to mobile 3D graphics application.