• 융합신호처리학회논문지
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• 제7권2호
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• pp.81-86
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• 2006

본 논문에서는 새로운 개념의 공정 검출 회로를 제안하였다. 제안된 공정 검출 회로는 장채널 트랜지스터와 최소의 배선폭을 갖는 단채널 트랜지스터 사이의 공정변수의 차이를 비교한다. 이 회로는 공정 변이에 따라 발생하는 캐리어 이동도의 차이를 이용하여 이에 비례하는 차동 전류를 생성해 낸다. 이 방법에서는 고 이득 연산증폭기를 사용한 궤환 회로를 구현함으로써 두 개의 트랜지스터의 드레인 전압이 같아지도록 유지한다. 또한, 본 논문은 제안한 자기-바이어스 슈퍼 MOS 복합회로를 이용하여 고 이득 자기-바이어스 rail-to-rail 연산증폭기를 설계하는 새로운 방법을 소개한다. 설계된 연산증폭기의 이득은 단상의 $0.2V{\sim}1.6V$ 공통모드 범위에서 100dB 이상으로 측정되었다 최종적으로, 제안한 공정 검출 회로는 차동 VCO 회로에 직접 적용하였으며, 설계된 VCO 회로를 통해서 공정 검출 회로가 공정 코너들을 성공적으로 보상하고 광범위한 동작 영역에서 안정된 동작을 수행함을 확인할 수 있었다.

• 한국자기학회지
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• 제15권6호
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• pp.332-335
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• 2005

자속계의 경우 입력전압을 적분하여야 되기 때문에 연산증폭기의 입력 바이어스 전류가 있으면 적분기의 출력이 드리프트하게 된다. 본 연구에서는 이 드리프트를 자동으로 측정하고 보상하기 위하여 전압변동이 없는 디지털 sample and hold증폭기를 자속계에 도입하여 제작하였다. 개발한 자속계의 경우 적분기의 시간상수 $RC=10^{-3}$ s에서 드리프트가 $5{\times}10^{-8}\;Wb/s$ 이하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2001년도 하계학술대회 논문집 D
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• pp.2570-2572
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• 2001

본 논문에서는 저주파 신호 증폭기에서 DC 이득에 의해 앰프가 포화되는 것을 막기 위해 필요한 큰 커플링 커패시터와 바이어스 저항의 면적을 줄이기 위한 회로를 제안한다. 또한, 이 경우 연산증폭기의 양 입력 단에 연결되는 바이어스 저항과 앰프의 이득을 설정하기 위해 사용되는 저항사이의 큰 값의 차이로 인해 발생하는 오프셋을 줄이기 위해 적절한 기준 전압을 정의하는 방법을 소개한다. 제안된 회로를 사용했을 때, 기존의 저항으로 앰프의 입력단을 바이어스할 때의 한계인 오프셋의 문제를 해결함으로써 보다 최적화된 면적으로 설계가 가능했다. 이 기법을 적외선 리모콘 수신 IC의 앰프에 적용했을 때, 커플링 커패시터와 바이어스 저항으로 설정되는 -3dB 주파수를 3kHz에 설정한 경우, 저항과 커패시터가 차지하던 면적의 12%를 차지했다.

• 전자공학회논문지S
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• 제36S권5호
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• pp.122-131
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• 1999

저주파의 아날로그 신호를 디지털 신호로 변환하기 위해 sigma-delta 아날로그-디지털 변환기의 이용이 용이하다. 이 변환기는 변조기와 디지털 필터로 구성되는데 본 논문에서는 변조기에 대해서만 언급한다. 모델링을 통해 14비트 분해능을 갖는 2차 sigma-delta 변조기를 설계하기 위한 변조기의 구성요소 즉 연산 증폭기, 적분기, 내부 ADC 및 DAC의 최대 허용 에러 범위를 규정하였으며, 이를 토대로 연산증폭기, 2비트 ADC 및 DAC 등을 설계·검증하고, 이들을 서로 연결하여 2차 sigma-delta 변조기를 구성하였다. 3비트 ADC의 기준전압을 조절하여 변조기 성능 향상을 도모하였으며, 내부 DAC를 축전기 및 간단한 제어회로로 구성하여 비선형성 에러를 최소화하였다. 설계된 각각의 구성요소들은 모델링에서 정의된 에러 범위를 모두 만족하였으며, 전체 변조기는87㏈의 입력범위와 87㏈의 최대 신호 대 잡음 비를 가졌다.

• 한국지능시스템학회논문지
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• 제11권1호
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• pp.22-27
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• 2001

본 논문에서는 복잡한 하이퍼카오스 신호를 발생시키는 HVPM (Hyperchaotic Volume Preserving Maps) 모델의 회로를 제안하고, 보드상에서 구현하고자 한다. 제안한 HVPM 모델은 3차원 이산시간(discrete-time) 연립차분방정식으로 구성되어 있으며, 비선형 사상(maps)과 모듈러(modulus) 함수를 사용하여 랜덤한 카오스 어트랙터(attractor)를 발생시킨다. 이러한 HVPM 모델을 하드웨로 구현하기 위하여 연산 부분은 연산증폭기를 사용하고, 매핑(mapping) 부분은 N형 함수와 비교기를 사용하여 설계한다. 특히, N형의 비선형 함수는 CMOS 전달특성과 선형증폭기의 출력특성을 조합하여 독특하게 구현하였다. 구현한 보드상의 실험에서 카오스 시스템 파라미터 값에 대응하는 가변저항기를 조절하여 비주기적인 하이퍼카오스 신호를 발생시킴을 입증하였다. 또한 출력된 카오스 신호들간의 오실로스코프 사진에서 위상공간(phase space)의 동적응답은 랜덤한 어트랙터를 발생시킴을 확인할 수 있었다.

• 융합신호처리학회논문지
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• 제9권2호
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• pp.146-153
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• 2008

본 연구에서는 $0.8{\mu}m$ 아날로그 혼합 CMOS 기술에 의한 2단 연산 증폭기를 가진 집적화된 습도센서 시스템을 설계 및 제작하였다. 시스템은 28핀 및 $2mm{\times}4mm$의 크기를 가졌으며, 휘스톤 브릿지형 습도센서, 저항형 습도센서, 온도센서 및 신호의 증폭과 처리를 위한 연산증폭기를 단일 칩에 구성하였다. 기존의 CMOS 공정에 트렌치형의 감지 영역을 형성하기 위해 폴리-질화 에치 스탑 공정을 시도하였다. 이러한 수정된 기술은 CMOS 소자의 특성에 영향을 주지 않았고, 표준 공정으로 동일 칩 상에 센서와 시스템을 제작할 수 있도록 하였다. 연산증폭기는 이득 폭이 5.46 MHz 이상, 슬루율이 10 V/uS 이상으로 센서를 동작하기에 안정된 특성을 보였다. N형 습도감지 전계효과 트랜지스터의 드레인 전류는 상대습도가 10%에서 70%로 변화할 때 0.54mA에서 0.68 mA로 변화하였다.

• 한국정보통신학회논문지
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• 제17권3호
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• pp.678-684
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• 2013

본 논문에서는 SAW 필터가 없는 LTE-Advanced RF 송신기에 적용 가능한 기저대역 송신단 회로를 제안한다. 제안하는 기저대역 송신단 회로는 Tow-Thomas구조의 2차 능동 저역통과 필터 1개와 1차 수동 RC 필터 1개로 구현되었으며, 0.7 MHz, 1.5 MHz, 2.5 MHz, 5 MHz, 7.5 MHz, 10 MHz, 그리고 20 MHz의 총 7개의 채널 차단 주파수를 제공하며, 각 채널 별로 -41 dB에서 0 dB까지 1-dB 단계로 이득 조절이 가능하다. 제안하는 2차 능동 저역 통과 필터 회로는 DC 소모 전류 효율을 높이기 위해 채널 차단 주파수를 세 그룹으로 나누어서 선택된 차단 주파수 그룹에 따라 연산증폭기의 전류 소모를 3단계로 가변 할 수 있도록 연산증폭기 내부에 3개의 단위-연산증폭기(OTA)를 병렬로 연결하여 선택적으로 사용할 수 있도록 설계하였다. 또한, 제안하는 연산 증폭기는 저전력으로 1-GHz UGBW(Unit Gain Bandwidth)를 얻기 위해 Miller 위상 보상 방식과 feed-forward 위상 보상 방식을 동시에 사용하였다. 제안하는 기저대역 송신기는 65-nm CMOS 공정을 사용하여 설계되었고 1.2 V의 전압으로부터 선택된 채널 대역폭에 따라 최소 6.3 mW, 최대 24.1 mW의 전력을 소모한다.

• 한국통신학회논문지
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• 제17권1호
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• pp.68-79
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• 1992

고속 아날로그 시스템,위성통신시스템, video signal processing 및 processing 및 optical fiber interface 회로등에서 높은 전자이동도로 인하여 고주파 툭성이 우수한 GaAs 연산 증폭기는 필수적인 구성 요소이다. 하지만, 낮은 전달컨덕턱스 및 low frequency dispersion등의 현상 때문에 높은 전압이득을 얻을 수 없다는 단점을 가지고 있다. 따라서 본 논문에서는 GaAs MESFETfmf 이용한 증폭기의 이득을 증가시키기 위한 기법을 비교분석하고 기존의 전류미러와 새로운 구성의 전류 미러를 설계하여 회로의 안정화를 꾀하였다. 높은 차동전압이득을 얻기 위하여 단일 증폭기의 bootstrap 이득증가기법을 이용하여 차종입력 회로를 구성하였으며, 회로의 안정도 및 우수한 주파수 특성을 얻기 위하여 common mode feedback을 사용하였다. Pspice를 통한 시뮬레이션 결과 설계된 회로의 이득이 18.6dB 향상되었고 안정도 및 주파수 특성면에서 우수함을 확인할 수 있었다.

• 한국통신학회논문지
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• 제17권8호
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• pp.867-880
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• 1992

본 논문에서는 갈륨비소 연산 증폭기의 입력단 설계에 있어서 기초가 되는 차동 증폭기에 사용될 이득 증가 기법을 적용한 단일 증폭기와 새로운 구성의 전류 미러를 설계하였다.차동 전압 이득을 높이기 위하여 단일 증폭기의 bootstrap 이득 증가 기법을 이용하여 차증 증폭기를 구성하였다. 차동 증폭기에 사용되는 정전류원으로서 주파수 특성이 우수한 선형 역상 전류 미러를 사용하여 회로의 안정화를 꾀하였다. 또한, 동상 전압 이득을 감소시키기 위하여 common mode feedback을 사용함으로써 차동 증폭기의 성능 평가에 있어서중요한 CMRR을 높였다.PSPICE를 통한 시뮬레이션 결과, 기본 단일 증폭기의 이득은 29.dB인데 비하여 새로 설계된 new bootstrapped 이득 증가 기법을 사용한 경우에는 57.67db로써 이득이 28.26dB 개선되었음을 알 수 있었다. 또한, 본 논문에서 설계한 차동 증폭기는 차동 이득이 57.66dB, CMRR이 83.98dB로써 기존의 논문보다 향상되었고 주파수 특성면에서도 차단 주파수가 23.26GHz로써 우수함을 입증하였다.

• 전기의세계
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• 제10권
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• pp.83-88
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• 1963

Analog전자계산기는 그 해가 풀고저 하는 방정식의 특성곡선을 나타내는 특유한 성질을 가지고 있기 때문에 자동제어계의 설계 각종 Sinuclator 또는 공업분야의 전반에 걸쳐서 연구개발 및 설계에 크게 중요시된다. 이러한 중요성에 비추어서 우리손으로서의 시작의 가능성을 검토하였다. analog전자계산기의 구성요소중에서 가장 중요한 부분의 하나는 연산증폭기인데 외국의 기본형에 준하여 시중에서 손쉽게 구입할 수 있는 재료로서 시작하고 수차의 개량으로서 그 특성을 보상할 수 있었다. 시작품중에서 선형연산기에 대해서만 취급하고, 그 정도를 알기위한 예로서 주어진 연립미분방정식을 연산하여 그 해를 이론치에 비교하여 보았다.