• Proceedings of the Korean Information Science Society Conference
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• 2006.10c
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• pp.287-290
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• 2006

플래시 메모리는 동작 특성상 메모리 영역에 대한 덮어쓰기(overwrite)가 불가능하고 메모리 쓰기를 위해서는 삭제(erase) 연산을 반드시 먼저 수행해야 한다. 삭제 연산은 읽기 연산에 비해 많은 시간이 소요되므로 될수록 줄이는 것이 플래시 메모리의 수행 성능 향상에 유리하다. 본 논문에서는 플래시 메모리에 대한 삭제 횟수를 줄이기 위해 데이터베이스 페이지에 대한 쓰기 연산을 지연하는 지연쓰기 기법을 제안한다. 이 기법은 페이지에 대한 갱신이 일어날 때 페이지캐시 내의 해당 페이지에 대해서는 갱신을 수행하되 그것을 유발한 레코드 연산(레코드 삽입, 갱신, 삭제)은 별도의 지연쓰기 큐에 기록한다. 그리고 레코드 연산이 지연쓰기 큐에 저장되어 있는 동안에는 해당 페이지에 대한 갱신은 보류한다. 만약 해당 페이지를 다시 읽어야할 필요가 있을 때에는 지연 쓰기 큐에 저장된 갱신 정보와 병합하여 갱신된 페이지를 페이지 캐시에 적재한다. 이는 갱신되는 페이지의 개수와 단일 페이지에 대한 갱신 횟수를 감소시키는 효과를 가져온다. 따라서 플래시 메모리의 삭제 및 쓰기 연산을 감소시켜 데이터베이스 시스템의 수행성능을 향상시키게 된다.

• Proceedings of the Korean Information Science Society Conference
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• 2002.04b
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• pp.67-69
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• 2002

여러 사이트에서 구축된 공간 데이터를 효율적으로 관리 및 공유하기 위해서는 대용량의 정보를 처리할 수 있는 분산 공간 데이터베이스 시스템의 사용이 필수적이다. 이러한 분산 공간 데이터베이스 시스템상에서의 분산 공간 죠인 질의는 공간 데이터의 대용량성과 그 복잡성으로 인하여 공간 연산의 지펴져 부하와 네트워크상의 전송 부하를 발생시킨다. 이러한 문제를 해결하기 위해 세미죠인 기반의 공간 죠인 기법들이 제안되었으나 공간 죠인 연산을 특정 서버에서만 수행하여 병목현상을 발생시키기 때문에 결국 질의 처리시간이 증가된다. 본 논문은 이러한 분산 공간 데이터베이스 시스템에서 수행 비용이 많이 드는 원격 사이트간의 공간 죠인 연산에 대해 R+-tree 공간 색인을 사용하여 병렬적으로 수행하는 기법을 제안한다. 본 기법은 R+-tree 공간 색인을 이용하여 공간 죠인 연산의 대상이 되는 릴레이션들을 중첩이 없는 두개의 릴레이션들로 분할한 후 질의 수행에 참여하는 두 서버에 죠인 연산을 분배하고 병렬적으로 처리하여 결과들을 병합한 다음 클라이언트에게 전송만다. 본 기법은 릴레이션을 분할하여 각 서버에서 공간 죠인 연산을 병렬적으로 처리하므로 처리 비용을 절반으로 감소시키며. R+-tree의 영역에 해당하는 객체들만 죠인 연산에 참여하게 함으로써 네트워크 전송 비용을 감소시킨다

• The Journal of Korean Institute of Communications and Information Sciences
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• v.23 no.4
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• pp.1024-1034
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• 1998

Most public cryptosystem widely used in communication network are based on the exponentiation-arithmetic. But, cryptosystem has to use bigger and bigger key parameter to attain an adequate level of security. This situation increases both computation and time delay. Montgomery, yang and Kawamura presented a method by using the pre-computation, intermediately computing and table look-up on modular reduction. Coster, Brickel and Lee persented also a method by using the pre-computation on exponentiation. This paper propose to reduce computation of exponentiation with spare prime. This method is to enhance computation efficiency in cryptosystem used discrete logarithms.

• Proceedings of the Korea Information Processing Society Conference
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• 2002.11b
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• pp.995-998
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• 2002

여러 내장형 시스템에 탑재되는 암호모듈의 구현에 있어, 공개키 알고리즘을 위한 ECC 연산의 지연시간을 단축시키기 위해 유한체 연산은 하드웨어로 구현되는 경우가 많다. 그 중에서도 역원 연산은 지연시간 및 전력 소모, 또한 회로 면적에 있어 가장 주요한 부분을 차지하기 때문에 보다 효율적으로 구현하는 것이 필요하다. 본 논문에서 우리는 효율적인 역원 연산, 즉 작은 회로의 역원기를 위한 하드웨어의 구조를 제안한다. 실험에서, 우리가 구현한 구조는 기존에 주로 쓰이는 Modified Inverse Algorithm의 구현에 비해 비슷한 지연시간을 가지면서 회로 면적에 있어 큰 감소를 보이며 이는 스마트 카드 뿐 아니라 여러 mobile 내장형 시스템에 광범위하게 쓰일 수 있다.

• Proceedings of the KIPE Conference
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• 2017.07a
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• pp.296-297
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• 2017

태양광 발전에 있어서 실제 태양광 셀 특성은 날씨와 같은 환경 요인에 의존적이기 때문에 다양한 동작 조건에 대한 태양광 셀의 특성을 전력변환장치를 통해 테스트하기 위해 많은 시간과 비용이 소요된다. 이러한 문제를 해결하기 위해 Power Hardware-In-the-Loop Simulation (PHILS) 기술을 이용해 태양광 발전용 전력변환장치 시제품의 테스트 시간 및 비용을 단축할 수 있다. PHILS는 실시간 모의시험장치와 외부 입력이 가능한 전력변환장치로 구성되며, 해당 장치에서 모델의 동특성을 실시간으로 연산하기 때문에 모델이 복잡할수록 고성능 모의시험장치가 요구된다. 태양광 셀 모델의 출력 전압은 수치해석 기법을 통해 계산되고, 수치해석 기법의 종류와 초기 값에 따라 연산 시간 등의 성능이 변화하므로 적절한 기법을 선정하여 모델의 연산시간을 감소시킬 수 있다. 본 논문에서는 수치 해법 분석을 통한 태양광 발전의 PHILS를 위한 태양광 셀 모델의 연산 성능향상 기법을 제시하고, 실제 태양광 발전용 PHILS를 구현하여 실험적으로 제안하는 기법의 성능을 검증한다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2016.10a
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• pp.397-400
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• 2016

In this paper, we propose an efficient algorithm for computing architecture for high-performance Inter Prediction SAD HEVC encoder. HEVC Motion Estimation (ME) of the Inter Prediction is a process for searching for the currently high prediction block PU and the correlation in the interpolated reference picture in order to remove temporal redundancy. ME algorithm uses full search(FS) or fast search algorithm. Full search technique has the guaranteed optimal results but has many disadvantages which include high calculation and operational time due to the motion prediction with respect to all candidate blocks in a given search area. Therefore, this paper proposes a new algorithm which reduces the computational complexity by reusing the SAD operation in full search to reduce the amount of calculation and computational time of the Inter Prediction. The proposed algorithm is applied to an HEVC standard software HM16.12. There was an improved operational time of 61% compared to the traditional full search algorithm, BDBitrate was decreased by 11.81% and BDPSNR increased by about 0.5%.

• Proceedings of the Korea Information Processing Society Conference
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• 2012.11a
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• pp.176-178
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• 2012

SSD는 제자리 덮어쓰기가 안되기 때문에 가비지 컬렉션 연산을 수행한다. 가비지 컬렉션은 동작 시간이 긴 삭제 연산과 유효페이지 복사 연산이 자주 발생하여 SSD의 Active Time을 길게하고 전력소모를 증가시킨다. 본 논문에서는 SSD에서 입력데이터와 일치하는 무효데이터를 재활용함으로써 가비지 컬렉션 횟수를 줄이고, 기존 방법과 비교하여 소모된 전력량을 측정하였다. 무효데이터 재활용 기법을 사용할 때 활성시간의 전력소모가 약 32% 감소했고 전체 전력소모량은 약 17% 감소함을 확인했다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.17 no.5
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• pp.1203-1212
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• 2013

In this paper, an intra prediction hardware architecture is proposed to reduce computational complexity of intra prediction in HEVC decoder. The architecture uses shared operation units and common operation units and adopts a fast smoothing decision algorithm and a fast algorithm to generate coefficients of a filter. The shared operation unit shares adders processing common equations to remove the computational redundancy. The unit computes an average value in DC mode for reducing the number of execution cycles in DC mode. In order to reduce operation units, the common operation unit uses one operation unit generating predicted pixels and filtered pixels in all prediction modes. In order to reduce processing time and operators, the decision algorithm uses only bit-comparators and the fast algorithm uses LUT instead of multiplication operators. The proposed architecture using four shared operation units and eight common operation units which can reduce execution cycles of intra prediction. The architecture is synthesized using TSMC 0.13um CMOS technology. The gate count and the maximum operating frequency are 40.5k and 164MHz, respectively. As the result of measuring the performance of the proposed architecture using the extracted data from HM 7.1, the execution cycle of the architecture is about 93.7% less than the previous design.

• Journal of Korean Society for Geospatial Information Science
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• v.24 no.1
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• pp.69-80
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• 2016

Some studies were conducted for the purpose of minimizing total clearance time for rapid evacuation from the indoor spaces when disaster occurs. Most studies took a long time to calculate the optimal evacuation route that derived minimum evacuation time. For this reason, this study proposes an evacuation route assignment algorithm that can shorten the total clearance time in a short operational time. When lots of exits are in the building, this algorithm can shorten the total clearance time by assigning the appropriate pedestrian traffic volume to each exit and balances each exit-load. The graph theory and greedy algorithm were utilized to assign pedestrian traffic volume to each exit in this study. To verify this algorithm, study used a cellular automata-based evacuation simulator and experimented various occupants distribution in a building structure. As a result, the total clearance time is reduced by using this algorithm, compared to the case of evacuating occupants to the exit within shortest distance. And it was confirmed that the operation takes a short time In a large building structure.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.21 no.3
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• pp.594-600
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• 2017

This paper proposes a global search based motion estimation algorithm for high performance HEVC encoder and its hardware architecture. To eliminate temporal redundancy, motion estimation in HEVC inter-view prediction uses global search and fast search algorithm to search for a predicted block having a high correlation with the current PU in an interpolated reference picture. The global search method predicts the motion of all candidate blocks in a given search area, thus ensuring optimal results, but has a disadvantage of large computation time. Therefore we propose a new algorithm that reduces computational complexity by reusing SAD operation in global search to reduce computation time of inter prediction. As a result of applying the proposed algorithm to standard software HM16.12, the computation time was reduced by 61%, BDBitrate by 11.81%, and BDPSNR by about 0.5% compared with the existing search algorithm. As a result of hardware design, the maximum operating frequency is 255 MHz and the total number of gates is 65.1K.