• Proceedings of the Acoustical Society of Korea Conference
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• 1998.06e
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• pp.193-196
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• 1998

본 연구에서는 원격 화상회의 시스템 등에서 Camera를 자동적으로 제어하기 위해 화자의 음성신호를 4개의 마이크로폰 배열(Microphone Array)로 수음하여 그 신호에 의해 화자의 위치를 추정한다. 마이크로폰으로 수음한 음성신호의 TDE(Time Delay Estimation)를 계산할 때 그 연산량을 감소시키기 위해 AMDF 알고리즘을 사용한다. 각 마이크로폰 출력신호에 대해 AMDF 알고리즘으로 시간지연을 구하고 DOA(Direction of Arrival)를 계산한다. 그리고 다시 공간 기하계산을 통해 공간내 화자의 위치를 추정한다. 시험 신호로써 음성신호 '아'음을 사용한 수치 시뮬레이션과 반사음이 존재하는 일반 강의실에서 아나운서가 발성하는 음을 사용하여 AMDF 알고리즘을 이용한 화자위치 추정의 정확도를 조사하였다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2011.07a
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• pp.574-577
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• 2011

H.264/AVC는 휘도 신호 $4{\times}4$ 블록을 위하여 9개의 화면 내 예측모드를 사용한다. 예측 모드는 8개의 방향성을 가진 모드와 하나의 비방향성 DC 모드가 있다. 휘도 신호 $16{\times}16$ 블록에서는 4가지의 예측 모드가 있으며 색차 신호 $8{\times}8$ 에서도 4개의 예측모드를 사용한다. 이러한 예측 모드들 중 최적의 예측 모드를 선택하기 위하여, 부호화기는 선택 가능한 모든 예측 모드의 율-왜곡 비용을 계산한 후, 최적의 율-왜곡 비용을 가진 예측 모드를 사용하여 부호화를 수행한다. 따라서 H.264/AVC의 화면 내 예측 과정은 많은 계산 복잡도를 가진다. 특히 하이 프로파일에서는 휘도 신호 $8{\times}8$ 블록이 화면 내 예측을 위해서 고려되므로 더욱 많은 계산 복잡도를 요구한다. 이에 본 논문은 H.264/AVC 하이 프로파일의 화면 내 예측의 부호화 계산 복잡도를 줄이는 방법을 제안한다. 현재 매크로 블록의 분산을 계산한 후, 이를 이용하여 율-왜곡 최적화에 후보로 사용되어지는 블록 모드를 결정하고, 각 블록 모드에서 제공하는 예측 모드들을 효율적으로 선택하는 방법을 연구 개발하였다. 제안된 방법은 기존 H.264/AVC 참조 소프트웨어인 JM13.1 부호화 시간 대비 약 83%의 연산시간이 감소하는 결과를 보였다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.43 no.8 s.350
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• pp.35-43
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• 2006

In the paper, we propose a new method for power optimization that uses path balancing based on stochastic estimation of glitch in Statistical Static Timing Analysis (SSTA). The proposed method estimates the probability of glitch occurrence using tightness probability of each node in timing graph. In addition, we propose efficient gate sizing technique for glitch reduction using accurate calculation of sizing effect in delay considering probability of glitch occurrence. The efficiency of proposed method has been verified on ISCAS85 benchmark circuits with $0.16{\mu}m$ model parameters. Experimental results show up to 8.6% of accuracy improvement in glitch estimation and 9.5% of optimization improvement.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.43 no.3 s.345
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• pp.33-39
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• 2006

In this paper we propose the Modified Karatsuba-Ofman algorithm for polynomial multiplication to polynomials of arbitrary degree. Leone proposed optimal stop condition for iteration of Karatsuba-Ofman algorithm(KO). In this paper, we propose a Non-Redundant Karatsuba-Ofman algorithm (NRKOA) with removing redundancy operations, and design a parallel hardware architecture based on the proposed algorithm. Comparing with existing related Karatsuba architectures with the same time complexity, the proposed architecture reduces the area complexity. Furthermore, the space complexity of the proposed multiplier is reduced by 43% in the best case.

• Proceedings of the Korean Information Science Society Conference
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• 2008.06c
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• pp.165-170
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• 2008

다양한 분야에서 ISO/IEC 11179를 기반으로 MDR(Metadata Registry)시스템들이 개발되었다. 그러나 현재 구축된 메타데이타 관리 시스템들은 표준을 따라서 생성되지 않아 메타데이타 간 불일치가 발생하는 문제가 있다. 그리고 메타데이타를 공유하고 교환할 수 있는 표준화된 접근방법을 제공하지 않아 MDR 시스템마다 상이한 방법을 이용하여 개발되는 문제점을 야기한다. 이러한 문제점들을 해결하기 위해 SQL/MDR이 제안되었다. SQL/MDR은 MDR에 대한 사용하기 쉬운 표준 인터페이스를 제공함으로써 반복적인 메타데이터 레지스트리 접근연산 개발 시 메타데이터 레지스트리 간 데이터 불일치를 개선할 수 있게 한다. 그러나 SQL/MDR은 검색을 위한 연산만을 지원할 뿐, MDR 구축 시 접근제어를 위한 연산은 제공하지 않아 정확하고 표준화된 MDR 구축 및 안전한 접근제어를 보장하지 못한다. 이 논문에서는 앞서 언급한 SQL/MDR문제점 중에서 안전한 접근제어를 보장할 수 있는 방법으로 MCL(Metadata Control Language)을 제안한다. MCL은 ISO/IEC 11179 Part 6에서 제안하는 사용자 그룹의 역할과 권한을 미리 정의하여 사용자를 사용자 그룹으로 할당하는 간단한 연산자를 사용함으로써 사용상의 편이성과 보안성을 증대시킨다. 또한 시스템 관리자가 쉽고 정확하게 MDR에 대한 접근제어 규칙을 쉽게 정의할 수 있게 하여 시스템 관리 시간 및 비용을 감소시킨다.

• The Journal of Korea Institute of Information, Electronics, and Communication Technology
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• v.12 no.1
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• pp.92-98
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• 2019

In this paper, we propose a deep learning system based on morphological neural network(MNN). The deep learning layers are morphological operation layer, pooling layer, ReLU layer, and the fully connected layer. The operations used in morphological layer are erosion, dilation, and edge detection, etc. Unlike CNN, the number of hidden layers and kernels applied to each layer is limited in MNN. Because of the reduction of processing time and utility of VLSI chip design, it is possible to apply MNN to various mobile embedded systems. MNN performs the edge and shape detection operations with a limited number of kernels. Through experiments using database images, it is confirmed that MNN can be used as a deep learning system and its performance.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.47 no.1
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• pp.20-27
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• 2010

This paper describes a design of 5-stage pipelined de-blocking filter with power reduction scheme and proposes a efficient memory architecture and filter order for high performance H.264/AVC Decoder. Generally the de-blocking filter removes block boundary artifacts and enhances image quality. Nevertheless filter has a few disadvantage that it requires a number of memory access and iterated operations because of filter operation for 4 time to one edge. So this paper proposes a optimized filter ordering and efficient hardware architecture for the reduction of memory access and total filter cycles. In proposed filter parallel processing is available because of structured 5-stage pipeline consisted of memory read, threshold decider, pre-calculation, filter operation and write back. Also it can reduce power consumption because it uses a clock gating scheme which disable unnecessary clock switching. Besides total number of filtering cycle is decreased by new filter order. The proposed filter is designed with Verilog-HDL and functionally verified with the whole H.264/AVC decoder using the Modelsim 6.2g simulator. Input vectors are QCIF images generated by JM9.4 standard encoder software. As a result of experiment, it shows that the filter can make about 20% total filter cycles reduction and it requires small transposition buffer size.

• The Journal of the Acoustical Society of Korea
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• v.32 no.2
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• pp.138-146
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• 2013

Passive sonars employ DEMON (Detection of Envelope Modulation on Noise) processing to extract propeller information from the radiated noise of underwater targets. Conventional DEMON processing improves SNR(Signal to Noise Ratio) characteristic by Welch method. The conventional Welch method overlaps several different time domain DEMON outputs to reduce the variance. However, the conventional methods have high computational complexity to get high SNR with correlated acoustic signals. In this paper, we propose new DEMON processing method that divides acoustic signal into several frequency bands before DEMON processing and averages each DEMON outputs. Therefore, the proposed method gathers independent acoustic signal faster than conventional method with low computational complexity. We prove the performance of the proposed method with mathematical analysis and computer simulations.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.27 no.11C
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• pp.1132-1138
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• 2002

This paper proposes a reducing power consumption of a scheduling algorithm for optimal selection of supply voltage. In scheduling of reduction power consumption, we determine the control steps of operations to be executed by exploiting the possibility of using variable voltage levels to reduce power consumption. In the optimal selection of supply voltage binding, we minimize the main factor of the power consumption of the switching activity on the registers using a graph coloring technique. From a set of experiments using high-level benchmark examples, we show that the proposed algorithm prefer to use optimal selection supply voltages rather than uniformed single voltage is effective in reducing power consumption.

• Journal of the Korea Society of Computer and Information
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• v.25 no.2
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• pp.41-48
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• 2020

In this paper, we derive a common computational part in an algorithm that can simultaneously perform multiplication and square over finite fields, and propose a low-area bit-parallel systolic array that reduces hardware through sequential processing. The proposed systolic array has less space and area-time (AT) complexity than the existing related arrays. In detail, the proposed systolic array saves about 48% and 44% of Choi-Lee and Kim-Kim's systolic arrays in terms of area complexity, and about 74% and 44% in AT complexity. Therefore, the proposed systolic array is suitable for VLSI implementation and can be applied as a basic component in hardware constrained environment such as IoT.