• 한국통신학회논문지
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• 제32권6C호
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• pp.565-571
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• 2007

본 논문에서는 OFDM (Orthogonal Frequency Division Multiplexing) 신호의 PAPR (Peak-to-Average Power Ratio) 감소를 위한 기존 SLM (SeLective Mapping) 방식의 성능을 개선하는 효과적인 SLM-PRSC 결합 기법을 제안한다. 제안 기법에서는 지정된 PRSC (PAPR Reduction Sub-Carrier) 위치를 제외한 주파수 영역 OFDM 심벌에 대해 SLM을 수행한 후, 그 결과들을 시간 영역 PRSC 시퀀스들과 결합하여 가장 낮은 PAPR을 갖는 SLM-PRSC 결합 시퀀스를 최종 OFDM 심벌로 결정하게 된다. 특히 매 OFDM 심벌마다 미리 준비된 동일한 시간 영역 PRSC 시퀀스를 이용하게 되어 IFFT (Inverse Fast Fourier Transform) 연산 횟수의 증가를 방지할 수 있을 뿐만 아니라, 선택된 주파수 영역 PRSC 심벌은 SLM용 오버헤드로 사용 가능하다. 모의실험 결과, 제안된 SLM-PRSC 결합 기법은 기존의 SLM 방식과 비교하여 과도한 IFFT 연산 횟수의 증가와 별도의 오버헤드가 요구되지 않음에도 불구하고 PAPR 감소 성능을 크게 향상 시킬 수 있음을 확인하였다.

• 정보과학회 컴퓨팅의 실제 논문지
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• 제20권11호
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• pp.604-609
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• 2014

미디어 플레이어에서의 디코딩 과정은 많은 연산을 필요로 하며, CPU로부터 높은 소비전력을 초래한다. 디코딩 연산을 줄이는 것은 CPU 소비 전력을 감소시킬 수 있지만 사용자로부터 비디오 품질을 저하시키게 된다. 본 논문에서는 H.264의 품질 확장성을 이용하여 새로운 CPU 전력 관리 기법을 제안한다. 첫째, VQM(Video Quality Metric)을 사용하여 계층적 비디오 코딩의 서로 다른 양자화 인자를 고려한 새로운 비디오 품질 모델을 제안한다. 그리고 이전 디코딩 시간과 프레임 크기를 선택적으로 융합한 디코딩 시간 예측기법에 기반한 새로운 동적 전압 기법을 제안한다. 최신 스마트폰에서 구현하였고, 사용자 테스트를 수행하였다. 제안한 기법을 실제 측정에 적용하였을 때 리눅스 동적 전압 및 주파수 조절(DVFS) 거버너에 비해 34%의 에너지 감소를 보였고 사용자 테스트를 통해 실험 영상의 품질 하락을 사용자는 인지하지 못하거나 용인될 수 있음을 확인하였다.

• 한국정보처리학회논문지
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• 제2권6호
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• pp.974-984
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• 1995

본 논문에서는 벡타연산을 효율적으로 수행하고 대단위 병렬시스템을 지원하는 다중 스레드구조, MULVEC(MULtithreaded architecture of the VEctor Computations) 을 제시한다. MULVEC은 데이타플로우 모델에 수퍼 스칼라 RISC 마이크로 프로세서를 갖는 기존의 폰 노이만 모델을 도입하였다. 그리고 동일한 스레드 세그멘트내에 벡타 연산이 반복되는 경우에 상태필드를 이용하여 동기화의 수를 감축시켰으며, 이에 의해 문맥전환 횟수, 통신량 등을 감소시켰다. 그리고 노드 수의 변화에 대한 MULVEC의 성능평가(프로그램들의 수행시간, 프로세서들의 이용율)와 *T의 성능평가(프로그램의 수행시간)를 SPARC station 20 (super scalar RISC microprocessor)에서 시뮬레이션을 하였으며, 노드의 수, 루프의 반복홋수 등에 따라 프로그램의 수행시간이 MULVEC이 *T보 다 약 1-2배 정도 빠르다는 것을 알 수 있었다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2014년도 하계학술대회
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• pp.97-100
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• 2014

최근 초고화질 해상도(UHD) 영상 서비스에 따른 기존의 비디오 압축 기술인 H.264/AVC 대비 두 배 이상의 압축 성능을 가지는 HEVC(High-Efficiency Video Codec)의 표준화가 완료되었다. 그러나 높은 압축 효과를 얻기 위하여 복잡한 연산이 필요한 기법들이 많이 도입되어 HEVC의 부호화 복잡도는 H.264/AVC보다 크게 증가되었다. 예로써 HEVC의 화면내 예측 부호화는 예측 방향를 최대 35개까지 확장함으로써 기존 H.264/AVC에 비해서 향상된 부호화 효율을 갖지만 화면내 부호화의 복잡도는 크게 증가되어 복잡도 감소 기법이 필요하다. 본 논문은 화면내 예측 부호화에 사용되는 예측 방향 35가지를 비디오 해상도와 양자화 파라미터 크기를 고려하여 4가지 모드로 나누고 비디오 해상도의 따른 PU(Prediction Unit)의 크기의 점유율에 따라 예측 방향 개수를 변경함으로써 계산 복잡도를 감소시키는 기법을 제안한다. 실험 결과를 통해 제안된 기법을 적용함으로써 대략 2%의 BD-rate 증가로 부호화 시간을 4% 감소시킬 수 있었다.

• 한국지능시스템학회논문지
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• 제12권2호
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• pp.135-143
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• 2002

본 논문에서는 전류모드 CMOS의 기본회로를 이용해 다치 논리(Multiple Valued Logic) 연산기를 설계하고자 한다. 우선, 2진(binary)FFT(Fast courier Transform)를 확장해 다치 논리회로를 이용해서 고속 다치 FFT 연산기를 구현하였다. 다치논리회로를 이용해서 구현한 FFT연산은 기존의 2치 FFT과 비교를 해 본 결과 트랜지스터의 수를 상당히 줄일 수 있으며 회로의 간단함을 알 수가 있었다. 또한, 캐리 전파 없는 가산기론 구현하기 위해서 {0, 1, 2, 3}의 불필요한(redundant) 숫자 집합을 이용한 양의 수 표현을 FFT회로에 내부적으로 이용하여 결선의 감소와 VLSI 설계시 정규성과 규clr성으로 효과적이다. FFT 승산을 위해서는 승산기의 연산시간과 면적을 다치 LUT(Look Up Table)로 이용해 승산의 역할을 하였다. 마지막으로 이진시스템(binary system)과의 호환을 위해 다치 하이브리드형 FFT 프로세서를 제시하여 2진 4치 부호기와 4치 2진 복호기 및 전류모드 CMOS회로를 사용하여 상호 호환성을 갖도록 설계를 하였다.

• 대한전자공학회논문지SD
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• 제38권1호
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• pp.44-54
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• 2001

본 논문에서는 아날로그 회로에 존재하는 강고장(hard fault)과 약고장(soft fault)을 검출하기 위한 새로운 테스트 방식을 제안한다. 제안한 테스트 방식은 연산 증폭기의 특성중 하나인 오프셋 전압(offset voltage)을 이용한다. 테스트 시, 테스트 대상 회로(CUT: Circuit Under Test)는 귀환 루프를 가지는 단일 이득 연산 증폭기로 변환된다. 연산 증폭기의 입력이 접지되었을 때, 정상 회로는 작은 오프셋 전압을 가지지만 고장이 존재하는 회로는 큰 오프셋 전압을 가진다. 따라서 오프셋 전압의 허용 오차를 벗어나는 연산증폭기 내에 존재하는 고장들을 검출할 수 있다. 제안한 테스트 방식은 테스트 패턴 없이 단지 입력을 접지시키면 되므로 테스트 패턴을 생성하는 문제를 제거시킬 수 있어 테스트 시간과 비용이 감소한다. HSPICE 모의 실험을 통하여 본 논문에서 제안하는 방식을 단일 연산증폭기와 듀얼 슬롭(dual slope) A／D 변환기에 적용한 결과 높은 고장 검출율(fault coverage)을 얻었다.

• 한국컴퓨터산업학회논문지
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• 제3권1호
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• pp.57-66
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• 2002

본 논문에서는 전류모드 CMOS의 기본회로를 이용해 다치 논리(Multiple-Valued Logic) 연산기를 설계하고자 한다. 우선, 2진(Binary)FFT(Fast Fourier Transform)를 확장해 다치 논리회로를 이용해서 고속 다치 FFT 연산기를 구현하였다. 다치 논리회로를 이용해서 구현한 FFT연산은 기존의 2치 FFT과 비교를 해 본 결과 상당히 트랜지스터의 수를 줄일 수 있으며 회로의 간단함을 알 수가 있었다. 또한, 캐리 전파 없는 가산기를 구현하기 위해서 ｛0,1,2,3｝의 불필요한(Redundant) 숫자 집합을 이용한 양의 수 표현을 FFT회로에 내부적으로 이용하여 결선의 감소와 VLSI 설계시 정규성과 규칙성으로 효과적이다. FFT승산을 위해서는 승산기의 연산시간과 면적을 다치 LUT(Look Up Table)로 이용해 승산의 역할을 하였다. 마지막으로 이진시스템(Bin system)과의 호환을 위해 다치 하이브리드형 FFT 프로세서를 제시하여 2진4치 부호기와 4치 2진 복호기 및 전류모드 CMOS회로를 사용하여 상호 호환성을 갖도록 설계를 하였다.

• 정보보호학회논문지
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• 제18권3호
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• pp.33-44
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• 2008

페어링 기반의 암호시스템의 효율성은 페어링 연산의 효율성에 기반하며 페어링 연산은 유한체 GF$(3^m)$에서 많이 고려된다. 또한 페어링의 고속연산을 위하여 삼항 기약다항식을 고려하며 이를 기반으로 하는 하드웨어 설계방법에 대한 연구가 활발히 진행되고 있다. 본 논문에서는 기존의 GF(3) 연산보다 효율적인 새로운 GF(3) 덧셈 및 곱셈 방법을 제안하며 이를 기반으로 새로운 GF$(3^m)$ 덧셈-뺄셈 unified 연산기를 제안한다. 또한 삼항 기약다항식을 특징을 이용한 새로운 GF$(p^m)$ MSB-first 비트-직렬 곱셈기를 제안한다. 제안하는 MSB-first 비트-직렬 곱셈기는 기존의 MSB-first 비트-직렬 곱셈기보다 시간지연이 대략 30%감소하며 기존의 LSB-first 비트-직렬 곱셈기보다 절반의 레지스터를 사용하여 효율적이며, 제안하는 곱셈 방법은 삼항 기약다항식을 사용하는 모든 유한체에 적용가능하다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 제13회 신호처리 합동 학술대회 논문집
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• pp.119-122
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• 2000

인터넷이 일상생활에 다양하게 활용되면서 인터넷 채널을 통한 정보의 형태는 문자와 이미지 외에 음성, 오디오 신호 및 동영상 부분까지 확대되고 있다. 본 논문에서는 MPEG4-CELP를 인터넷 화상 통신의 음성 코덱용으로 사용하기 위한 최적화 기법 및 알고리듬의 개선을, DSP칩이 내장된 보드가 아닌 인터넷의 터미널로 사용되고 있는 펜티엄 프로세서를 장착한 PC에 초점을 맞추어 수행하였다. MPEG4-CELP VM C소스를 분석 및 프로파일(Profile)한 결과를 토대로 패라미터 추출을 위해 많은 연산을 수행하는 부호화기에 대해서 CPU상에 부하를 많이 주는 함수들을 제 1차 최적화 대상 함수들로 선정하고, CPU에 부하를 많이 주지는 않으나 호출되는 회수가 많은 함수를 2차 최적화 대상 함수로 선정해, C소스 레벨의 소프트웨어 파이프 라이닝(Software Pipelinging) 기법들을 적용하여 최적화를 수행하였다. 또한 1차 최적화 대상 함수의 경우에는 소프트웨어 파이프라이닝의 적용과 함께 연산량 감소를 위한 알고리듬 변형까지 수행하였다. 위의 과정을 거쳐 최적화 된 MPEG4-CELP는 펜티엄Ⅲ 450㎒ PC에서 음성을 부호화 하는데 원 VM소스에 비해 약 2배정도의 시간이 단축되는 것을 확인하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2004년도 하계학술대회 논문집 D
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• pp.2534-2536
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• 2004

본 논문은 유전알고리즘을 이용하여 부정맥 진단의 최적화된 입력을 구성하는 방법을 제시한다. 심전도 신호의 특징을 추출하기 위해 웨이블릿 변환이 널리 사용되고 있지만, 추출된 특징들의 선택과 최적화의 문제에 대해서는 명쾌한 해결책을 제시하지 못하고 있다. 심전도 신호는 연속 웨이블릿 변환을 이용해 5레벨로 분해되었으며, 각 서브밴드에서 추출된 계수들은 부정맥 진단을 위한 특징으로 쓰이게 된다. 웨이블릿 변환을 통해 추출된 특징들(feature)은 유전자 알고리즘과 중회귀 분석을 동하여 부정맥 진단을 위한 최적화된 특징조합이 결정되었다. 본 연구를 통해 특정레벨의 어떤 계수가 부정맥 진단에 크게 영향을 미치는지 판단할 수 있었으며 입력의 차원감소는 연산시간의 축소를 가져왔고 분류정확도를 향상시켜 분류기의 성능을 증대시켰다.