• 한국통신학회논문지
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• 제35권5C호
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• pp.479-486
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• 2010

본 논문에서는 비동기 협력 통신 시스템을 위한 주파수 분할 다중화 (orthogonal frequency division multiplexing: OFDM) 기반의 새로운 저복잡도 Alamouti 시공간 전송 기법을 제안한다. Li와 Xia에 의해 제안된 기존 기법은 목적지 노드에서 Alamouti 부호 구조를 생성하기 위해 릴레이 노드와 목적지 노드에서 추가적인 시간 전환 및 이동 연산을 요구한다. 뿐만 아니라, 릴레이 노드에서 시간 동기화 오류가 발생할 경우 심각한 비트 오류율 (bit error rate: BER) 성능 열화가 초래된다. 제안한 기법은 소스 노드에서의 심볼 조합과 릴레이 노드에서의 간단한 부호 반전 및 허수 곱을 통하여 시간 전환 및 이동 연산을 사용하지 않아도 목적지 노드에서 부 반송파 별로 Alamouti 부호 구조를 생성하여 협력 다이버시티 이득을 획득한다. 또한, 릴레이 노드에서의 순환 전치 추가 연산을 이용하여 기존 기법에서 발생하는 릴레이 노드의 시간 동기화 문제를 해결한다. 모의실험 결과를 통해 제안한 기법은 기존 기법에 비해 데이터 전송률은 절반으로 감소하지만 두 배만큼 증가한 차수가 4인 다이버시티 이득을 얻으며, 릴레이 노드에서 시간 동기화 오류가 존재할 때도 우수한 BER 성능을 획득하는 사실을 확인한다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제16권12호
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• pp.1177-1187
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• 2010

플래시 메모리는 휴대성, 저전력, 대용량의 특징을 갖고 있어 휴대용 기기에서의 사용이 증가하고 있다. 그러나 하드디스크와는 달리 플래시 메모리는 읽기 연산에 비해 쓰기 연산의 비용이 상대적으로 커서, 쓰기 연산 횟수 감소에 대한 연구가 요구된다. 본 논문에서는 데이터 쓰기 연산 횟수를 감소시키기 위해, 플래시 메모리에 저장된 데이터를 다루는 응용 프로그램을 재작성하여 저장될 데이터를 적절히 재배치하기 위한 정적 분석 기법을 제안하였다. 이 기법은 프로그램을 정적 분석해서 쓰기 연산 부분을 파악하고, 이들을 분리해내어 저장되도록 프로그램을 재작성 함으로써, 수행 시간에 전체 쓰기 영역이 줄어들도록 하는 것이다. 따라서 본 논문에서는 프로그램에서 다루어지는 데이터 중 쓰기 가능한 영역을 얻어내는 분석과 가능한 작은 개수의 페이지에 쓰기 대상 부분이 모여 있도록 재배치하기 위한 분석을 고안하였다. 정적 분석 결과는 자주 수행되는 프로그램 경로에 대한 프로파일링 결과와 조합되어 보다 실제적인 분석 결과를 얻고자 하였으며, 결과적으로, FAST 시뮬레이터 상에서 데이터 처리 성능을 향상시키는 데에 기여함을 보였다.

• 한국산학기술학회논문지
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• 제13권2호
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• pp.827-833
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• 2012

본 논문은 2D/3D 변환에서 깊이정보 생성을 위해 연산량을 감소시키는 레벨 간소화 기법을 적용하고 객체의 고유벡터를 이용하여 노이즈를 제거한 Optical flow를 이용하는 방법을 제안한다. Optical flow는 깊이정보를 생성하기 위한 방법 중 하나로 두 프레임간의 픽셀의 변화 벡터 값을 나타내어 움직임 정보를 나타내며 픽셀 단위로 처리하므로 정확도가 높다. 그러나 픽셀 단위 연산으로 긴 연산 시간이 소요되며 모든 픽셀을 연산하는 특성상 노이즈가 생길 수 있는 문제점이 있다. 본 논문에서는 이를 해결하기 위해 레벨 간소화 과정을 거쳐 연산 시간을 단축하였고 Optical flow를 영상에서 고유벡터를 갖는 영역에만 적용하여 노이즈를 제거한 뒤 배경 영역에 대한 깊이 정보를 에지 영상을 이용하여 생성하는 방법을 제안하였다. 제안한 방법으로 깊이정보를 생성한 뒤 DIBR(Depth Image Based Rendering)으로 2차원 영상을 3차원 입체 영상으로 변환하였고 SSIM(Structural SIMilarity index)으로 최종 생성된 영상의 오차율을 분석하였다.

• 한국정보통신학회논문지
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• 제17권2호
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• pp.391-396
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• 2013

본 논문에서는 고성능 HEVC 복호기 설계를 위해 SAO(Sample Adaptive Offset)의 수행시간 단축과 연산량, 하드웨어 면적 감소를 위한 하드웨어 구조를 제안한다. 제안하는 SAO 하드웨어 구조는 $8{\times}8$ CU(Coding Unit)를 처리하는 연산기를 구성하여 하드웨어 면적을 최소화하고, 내부레지스터를 이용하여 $64{\times}64$ CU의 처리를 지원한다. 또한 기존 SAO의 top-down 블록분할 구조 대신 bottom-up 블록분할 구조로 설계하여 연산시간 및 연산량을 최소화한다. 제안한 SAO 하드웨어를 TSMC $0.18{\mu}m$ CMOS 표준 셀 라이브러리 이용해 합성한 결과 게이트 수는 30.7k개의 로직게이트로 구현되며 최대동작주파수는 250MHz이다. 제안한 SAO 하드웨어 구조는 하나의 매크로 블록을 복호화하는데 64사이클이 소요된다.

• 한국정보과학회논문지:데이타베이스
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• 제30권1호
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• pp.80-94
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• 2003

이 논문에서는 질의의 지연을 최소화하는 효율적인 동시성제어 알고리즘을 제안한다. 다차원 색인구조에서 탐색연산을 지연시키고 전체적인 동시성을 떨어뜨리는 주 요인은 노드 분할과 MBR 변경연산이다. 제안하는 알고리즘에서는 분할 연산에 의한 질의의 지연을 최소화하기 위해 분할 노드에서의 배타 잠금 시간을 최소화한다. 분할 전체 기간동안 노드에 배타 래치를 획득하는 것이 아니고 분할 과정중 노드의 물리적인 분할 단계에서만 배타 래치를 획득한다. 또한, MBR 변경 시 발생하는 질의의 지연을 줄이기 위해 부분 잠금 결합(PLC: Partial Lock-Coupling)을 사용한다. PLC 기법은 MBR 증가 연산에 비해 상대적으로 발생 빈도가 적은 MBR 감소 연산에서만 잠금 결합을 수행하여 동시성을 향상시킨다. 성능평가를 위해 제안하는 알고리즘과 링크 기법을 기반으로 하는 기존의 동시성 제어 기법을 바다-III DBMS의 자료저장 시스템인 MIDAS-III상에서 구현한다 다양한 환경에서의 성능평가를 통해 제안하는 알고리즘이 기존의 동시성 제어기법보다 처리율 및 응답시간에서 뛰어난 성능을 나타냄을 보인다.

• 한국정보통신학회논문지
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• 제13권4호
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• pp.727-736
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• 2009

본 논문에서는 모바일 벡터 그래픽 가속기용 역코사인 연산 회로를 설계하였다. 모바일 그래픽스 응용은 기존 데스크 톱 컴퓨터에 비해 면적, 연산 시간, 전력 소모와 정밀도 측면에서 제약이 크다. 설계한 역코사인 함수 회로는 연산시간과 정밀도 조건을 만족하기 위해 IEEE 표준 부동 소수점 데이터 형식을 사용하며, 계수 테이블을 사용하는 2차 다항식 근사 기법을 채택하였으며, 하드웨어 공유 기법을 통해 면적을 감소시켰다. 역코사인 회로는 약 15,280개의 게이트로 구성되며, $0.35{\mu}m$ CMOS 공정 조건에서 약 125 Mhz의 동작 주파수를 가진다. 7개의 클록 사이클에 역코사인 함수를 구현하므로, 설계된 회로는 약 17.85 MOPS의 연산 성능을 갖고 있어서 OpenVG 프로세서에 적용이 가능하다. 또한 융통성 있는 구조 특성으로 설계된 회로는 ROM 내용의 교체와 속규모의 하드웨어 변경을 통해 지수함수, 삼각함수, 로그 함수와 같은 다른 초월함수에 적용이 가능하다.

• 한국항공우주학회지
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• 제31권3호
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• pp.39-49
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• 2003

본 논문에서는 먼저 델타연산자 접근법과 섭동기법을 소개하였다. 전자는 수치연산에 있어서 round-off error를 줄여주고 후자는 시스템을 빠른 종속시스템과 느린 종속시스템으로 분리하여 연산시간을 줄여준다. 항공기의 동력학은 종방향 혹은 횡방향 모두 장주기(Phugoid)와 단주기 운동을 동시에 보여준다. 여기서는 경비행기 Beaver의 횡방향 모델에 섬동기법과 델타접슨법을 적용하여 얻는 근사치 해를 정확한 해와 비교하였다. 그 겨로가 개루프 시스템의 경우는 단 한번의 iteration을 시행하여 얻은 근사치 해가 정확한 해와 일치했고, 페루프 시스템의 경우는 iteration없이도 근사치 값이 정확한 해와 일치하였다. 이로써 제안된 방법들의 적용이 항공기 동력학 및 제어에 있어서 매우 유효함이 검증되었다.

• 대한전자공학회논문지SD
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• 제46권9호
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• pp.49-57
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• 2009

본 연구에서는 상위 수준 합성에서 시간 제약과 하드웨어 제약을 동시에 고려하여 에너지 소모를 최소로 줄이는 다중 전압스케줄링 방법을 개발하였다. 기존의 다중 전압 스케줄링에서는 임계 경로에 있는 연산에 대해 높은 전압을 할당하고, 임계 경로에 있지 않은 연산에 대해서는 낮은 전압을 할당하는 방법을 주로 사용하였다. 우리는 다중 전압 리스트 스케줄링을 기반으로 simulated annealing기법을 적용하여 임계 경로상의 연산인지와 관계없이 자유롭게 여러 전압을 할당하여 최적화함으로서 저전력 스케줄링 결과를 얻을 수 있었다. 계산 시간 제한에 여유가 있을 때에는 전반적으로 낮은 전압을 사용하여 에너지 소모를 더욱 낮출 수 있다. 그리고 후처리 과정을 통해 추가의 에너지 감소를 얻을 수 있었다. 경우에 따라, 전압 level shifter 수를 줄일 필요가 있으므로 비용 함수에 가중치를 줄 수 있도록 하였다. 예를 들어, level shifter 에너지 소모에 6배의 가중치를 주면, 전압 level shifter 수는 약 24%, shifter 에너지 소모는 약 20% 정도 감소한다. 이를 이용하여 전체 에너지 소모와 level shifter 사용횟수의 tradeoff가 가능하다.

• 한국정보통신학회논문지
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• 제26권6호
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• pp.842-849
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• 2022

딥러닝 기술의 발달로 무인 자동차, 드론, 로봇 등의 임베디드 시스템 분야에서 DNN을 활용하는 사례가 많아지고 있다. 대표적으로 자율주행 시스템의 경우 정확도가 높고 연산량이 큰 몇 개의 DNN들을 동시에 수행하는 것이 필수적이다. 하지만 상대적으로 낮은 성능을 갖는 임베디드 환경에서 다수의 DNN을 동시에 수행하면 추론에 걸리는 시간이 길어진다. 이러한 현상은 추론 결과에 따른 동작이 제때 이루어지지 않아 비정상적인 기능을 수행하는 문제를 발생시킬 수 있다. 이를 해결하기 위하여 본 논문에서 제안한 솔루션은 먼저 연산량이 큰 DNN에 터커 분해 기법을 적용하여 연산량을 감소시킨다. 그다음으로 DNN 모델들을 GPU 내부에서 은닉층 단위로 최대한 병렬적으로 수행될 수 있게 한다. 실험 결과 DNN의 추론 시간이 제안된 기법을 적용하기 전 대비 최대 75.6% 감소하였다.

• 전자공학회논문지
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• 제50권3호
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• pp.50-58
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• 2013

본 논문에서는 제한된 범위의 Signed-Digit number 인코딩과 축약 단계를 이용한 고정소수점 병렬 십진 곱셈기를 제안한다. 제안한 병렬 십진 곱셈기는 승수와 피승수를 제한된 범위의 SD number로 인코딩하여 캐리 전달 지연 없이 빠르게 부분곱을 생성한다. 인코딩에 사용하는 숫자의 범위를 줄임으로써 SD number 다중 피연산자 덧셈의 한번에 연산 가능한 피연산자의 개수가 늘어나게 되고, 이에 따라 부분곱 축약 단계의 연산을 빠르게 수행 할 수 있다. 제안한 병렬 십진 곱셈기의 성능 평가를 위해 Design Compiler에서 SMIC사의 180nm CMOS 공정 라이브러리를 이용하여 합성한 결과 기존의 Signed-Digit number를 이용한 병렬 십진 곱셈기보다 전체 지연시간은 4.3%, 전체 면적은 5.3% 감소함을 확인 하였다. 전체 지연시간 및 면적에서 부분곱 축약 단계가 차지하는 비중이 가장 크므로 부분곱 생성 단계에서 약간의 지연시간 및 면적 증가가 있음에도 불구하고 전체 지연시간과 면적이 감소하는 결과를 얻을 수 있다.