• Journal of the Korea Institute of Information and Communication Engineering
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• v.15 no.9
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• pp.1965-1970
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• 2011

This paper proposes the method of switching function implementation using switching function extraction based on graph over finite fields. After we deduce the matrix equation from path number of directional graph, we propose the switching function circuit algorithm, also we propose the code assignment algorithm for nodes which is satisfied the directional graph characteristics with designed circuits. We can implement more optimal switching function compare with former algorithm, also we can design the switching function circuit which have any natural number path through the proposed switching function circuit implementation algorithms. Also the proposed switching function implementation using graph theory over finite fields have decrement number of input-output, circuit construction simplification, increment arithmetic speed and decrement cost etc.

• Journal of the Korea Institute of Military Science and Technology
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• v.1 no.1
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• pp.128-144
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• 1998

The BEM for linear elastic stress analysis is applied to the highly rotating axisymmetric body problem which also involves the thermoelastic effects due to steady-state thermal conduction. The axisymmetric BEM formulation is briefly summarized and an alternative approach for transforming the volume integrals associated with such body force kernels into equivalent boundary integrals is described in a way of using the concept of inner product and vector identity. A discretization scheme for higher order BE is outlined for numerical treatment of the resulting boundary integral equations, and it is consequently illustrated by determining the stress distributions of the turbine rotor disk of the small turbojet engine(ADD 500) for which a FEM stress solution has been furnished by author.

• The Magazine of the IEIE
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• v.23 no.11
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• pp.89-100
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• 1996

A new stage-sliced pipiline structure is presented to design a high speed real time Global Positional Systems(GPS) applications. The CORDIC algorothm was revised to generate a pipeline structure, which will be used to produce a large amount of trigonometric computations rapidly. A stage-sliced approach was introduced to adjust the number of interative processes, and thereby to control the precision of computation results. Both the computation and the control circuits of the proposed architecture are included in a pipeline stage, which are intergrated into a stage slice. The circuit was prototyped using six FPGA chips : one is used for glue logics and five of the chips are used for pipeline slice implementation. A single FPGA chip comprising 7 pipeline stages provides one pipeline slice. To compensate and inter-slice time delay, dummy cycles are introduced in inter-slice signal exchanges.

• Annual Conference on Human and Language Technology
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• 1994.11a
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• pp.217-222
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• 1994

한글 글꼴을 새롭게 만들려면 지금까지는 기본 글자인 자소를 디자인하든지 아니면 완성된 글자 전체를 디자인해야 했다. 조합형의 글자디자인의 경우, 전체 글자가 아니라 부분적인 한글 전자사전은 많은 양의 데이타를 저장할 수 있어야 하며, 빠른 검색 속도를 제공해야 한다. 기존의 트라이는 공통접두사만을 압축하기 때문에 사전의 크기가 방대하다는 단점이 있다. 본 논문에서는 DAWG(Directed Acyclic Word Graph)를 이용하여 공통접미사까지 압축하였고, 검색과 기억장소의 효율을 위하여, 링크드리스트 구조의 DAWG를 유형별 배열 구조로 바꾸었다. 전국의 각 학교 이름들을 대상으로 실험한 결과, 본 논문에서 제안한 DAWG를 이용한 배열 구조의 사전은 트라이와 비교하여 볼 때, 검색 연산의 성능은 동일하게 유지하면서 기억 장소의 효율과 압축율에서 효과적이었다. 또한, 트라이보다 주기억장치와 보조기억장치와의 블록 입출력횟수를 줄임으로써 전체 검색 시간을 낮출 수 있었다.소를 디자인하기 때문에 전체 글자의 모양이 좋지 않다는 단점이 있었고 완성형의 경우 완성된 글자 전체를 모두 디자인해야하는 단점이 있었다. 본 논문에서는 한글 글꼴 개발의 한 방법으로 제한된 글자의 디자인에 의한 전체 글꼴 생성에 관한 한 방법을 제시한다. 이 방법은 표준으로 설정된 몇 글자를 디자인하면 그 글자를 분석하여 자소들을 위한 글꼴 화일이 만들어지고 자소 글꼴 화일로부터 다른 모든 글자를 만들어 낸다.

• The Bulletin of The Korean Astronomical Society
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• v.43 no.1
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• pp.68.1-68.1
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• 2018

KaVA(KVN and VERA Array)는 KVN 3기, 일본 VERA 4기로 구성되어 있다. 더 나아가 일본의 JVN, 중국의 CVN으로 확장한다면 동아시아에 더 많은 기선들이 존재한다. 각 전파망원경은 천문학자의 연구수요, 디지털 백엔드(Back-end) 시스템 기술수준에 의해 각기 다른 다양한 자료구조를 이용한다. 이와 함께, 현재 전파천문관측은 디지털 백엔드 시스템의 발달로 2Gbps 관측이 주를 이루고 있으며 32Gbps 시험 관측이 이루어지고 있다. 이에 한일상관센터는 이런 다양한 자료구조와 관측 대역폭을 지원하기 위해 KaVA용 디지털필터를 개발하고 있다. 기존에 개발된 CPU기반의 디지털필터를 연산속도와 자료 입출력 대역폭을 상당히 높인 GPU 기반 디지털필터로 업그레이드하고 있다. 본 발표는 GPU를 활용한 KaVA용 디지털 필터 개발에 관하여 소개하고자 한다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.26 no.8B
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• pp.1119-1128
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• 2001

본 논문에서는 이차원(2-D) 이산 웨이블릿 면환(Discrete Wavelet Transform, DWT)을 이용한 연상압축기를 FPGA 칩에서 실시간으로 동작 가능하도록 하는 효율적인 메모리 스케줄링 방법(E$^2$M$^2$)을 제안하였다. S/W적으로 위의 메모리 사상 방법을 검증한 후, 실제로 상용화된 SFRAM을 선정하여 메모리 제어기를 구현하였다. 본 논문에서는 Mallet-tree를 이용한 2-D DWT 영상압축 칩을 구현할 경우를 가정하였다. 이 알고리즘은 연산 과정에서 많은 데이터를 정장하여야 하는데, FPGA는 많은 데이터를 저장할 수 있는 메모리가 내장되어 있지 않으므로 외부 메모리를 사용하여야 한다. 외부메모리는 열(row)에 대해서만 연속(burst) 읽기, 쓰기 동작이 가능하기 때문에 Mallet-tree 알고리즘의 데이터 입출력을 그대로 적용할 경우 실시간 동작을 수행하는 DWT 압축 칩을 구현할 수 없다. 본 논문에서는 데이터 쓰기를 수행할 경우에는 메모리 셀(cell)의 수직 방향을 저장시키고 읽기를 수행할 때는 수평으로 데이터의 연속 읽기를 수행함으로써 필터가 항상 수평 방향에 위치하게 하는 방법을 제안하였다. 입방법을 C-언어로 DWT 커넬(Kernel)과 메모리의 에뮬레이터(emulator)를 구현하여 실험한 결과, Mallat-tree 이론을 그대로 적용시켰을 때와 동일한 필터링을 수행할 수 있음을 검증하였다. 또한, 상용화된 SDRAM의 메모리 제어기를 H/W로 구현하여 시뮬레이션 함으로써 본 논문에서 제안한 방법이 실제적인 하드웨어로 실시간 동작을 할 수 있음을 보였다.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2018.06a
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• pp.46-46
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• 2018

메모리 소자의 수요가 데스크톱 컴퓨터의 정체와 모바일 기기의 폭발적인 증가로 NAND flash 메모리의 고집적화로 이어져서 3차원 집적 기술의 고도화가 중요한 요소가 되고 있다. 1 mm 정도의 얇은 웨이퍼 상에 만들어지는 메모리 소자는 실제 두께는 몇 마이크로미터 되지 않는다. 수직방향으로 여러 장의 웨이퍼를 연결하면 폭 방향으로 이미 거의 한계에 도달해있는 크기 축소(shrinking) 기술에 의지 하지 않고서도 메모리 소자의 용량을 증대 시킬 수 있다. CPU, AP등의 논리 연산 소자의 경우에는 발열 문제로 3D stacking 기술의 구현이 쉽지 않지만 메모리 소자의 경우에는 저 전력화를 통해서 실용화가 시작되었다. 스마트폰, 휴대용 보조 저장 매체(USB memory, SSD)등에 수 십 GB의 용량이 보편적인 현재, FEOL, BEOL 기술을 모두 가지고 있는 국내의 반도체 소자 업체들은 자연스럽게 TSV 기술과 이에 필요한 장비의 개발에 관심을 가지게 되었다. 특히 이 중 TSV용 스퍼터링 장치는 transistor의 main contact 공정에 전 세계 시장의 90% 이상을 점유하고 있는 글로벌 업체의 경우에도 완전히 만족스러운 장비를 공급하지는 못하고 있는 상태여서 연구 개발의 적절한 시기이다. 기본 개념은 일반적인 마그네트론 스퍼터링이 중성 입자를 타겟 표면에서 발생시키는데 이를 다시 추가적인 전력 공급으로 전자 - 중성 충돌로 인한 이온화 과정을 추가하고 여기서 발생된 타겟 이온들을 웨이퍼의 표면에 최대한 수직 방향으로 입사시키려는 노력이 핵심이다. 본 발표에서는 고전력 이온화 스퍼터링 시스템의 자기장 해석, 냉각 효율 해석, 멀티 모듈 회전 자석 음극에 대한 동역학적 분석 결과를 발표한다. 그림1에는 이중 회전 모듈에 대한 다물체 동역학 해석을 Adams s/w package로 해석하기 위하여 작성한 모델이고 그림2는 180도 회전한 서브 모듈의 위상이 음극 냉각에 미치는 효과를 CFD-ACE+로 유동 해석한 결과를 나타내고 있다.

• The Transactions of the Korean Institute of Electrical Engineers A
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• v.51 no.8
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• pp.398-402
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• 2002

The ELD computation has been based upon the so-called B-coefficient which uses a quadratic approximation of system loss as a function of generation output. Direct derivation of system loss sensitivity based on the Jacobian-based method was developed in early 1970s', which could eliminate the dependence upon the approximate loss formula. However, both the B-coefficient and the Jacobian-based method require a complicated Procedure for calculating the system loss sensitivity included in the constraints of the optimization problem. In this paper, an ELD formulation in which only the bus power equations are defined as the constraints has been introduced. Derivation of the partial derivatives of the system loss with respect to the generator output and calculation of the penalty factors for individual generators are not required anymore in proposed method. A comprehensive solution procedure including calculation of the Jacobians and Hessians of the formulation has been presented in detail. Proposed ELD formulation has been tested on a sample system and the simulation indicated a satisfactory result.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2009.10a
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• pp.325-328
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• 2009

In this study, A Magnetic stimulation Pulse Train control technique is introduced and applied to Flyback converter operating in discontinuous conduction mode. In contrast to the conventional pulse width modulation control scheme, the principal idea of a Magnetic stimulation Pulse Train is to achieve output voltage regulation using high and low power pulses. The proposed technique is applicable to any converter operating in discontinuous conduction. However, this work mainly focuses on Flyback topology. In this paper, the main mathematical concept of the new control algorithm is introduced and simulations as well as experimental results are presented.

• Proceedings of the Korea Information Processing Society Conference
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• 2008.11a
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• pp.860-863
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• 2008

플래시 메모리는 우리 생활에 널리 사용되고 있는 휴대용 저장장치 중의 하나이다. 빠른 입출력 속도와 저전력, 무소음, 작은 크기 등의 장점을 가지나 덮어쓰기가 불가능하고 읽기/쓰기의 속도에 비해 소거 연산의 속도가 매우 느리다는 단점이 있다. 이를 보완하기 위해, 호스트와 플래시 메모리 사이에 버퍼 캐시를 두어 사용하고 있으며, 버퍼 캐시에 사용되는 교체 정책에 따라 플래시 메모리 장치의 성능이 크게 영향을 받는다. 본 논문에서는 블록 단위의 LRU 기법의 단점을 개선한 HPLRU 기법을 제안한다. HPLRU 기법은 최근에 자주 참조되었던 페이지인 핫 페이지 들을 모아 리스트를 만들어 관리하고, 이를 통해 페이지 적중률을 향상시키고 다른 페이지들로 인해 핫 페이지들이 소거되는 현상을 개선하였다. 이 알고리즘은 임의 데이터 패턴에 좋은 성능을 보이며 쓰기 발생 횟수를 많이 감소시키는 결과를 보였다.