• Proceedings of the Korea Institute of Convergence Signal Processing
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• 2003.06a
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• pp.280-283
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• 2003

어레이 셀 내의 연산에 대한 고성능 처리는 시스톨릭 어레이의 중요한 특징이다. 본 논문에서는 시스톨릭 어레이 구조 내 셀이 또 다른 시스톨릭 어레이 구조를 가지는 슈퍼 시스톨릭 어레이 구조를 제안하고, 그 예로 비트 레블 슈퍼 시스톨릭 정렬기의 설계 및 구현에 대하여 기술한다. 먼저 정규순환방정식으로 표현된 정렬 알고리즘으로부터 워드 레블 1차원 평면 시스톨릭 어레이를 유도한 후 유도된 워드 레블 시스톨릭 어레이를 슈퍼 시스톨릭 어레이로 변환한다. 위의 과정으로 유도된 비트 레블 슈퍼 시스톨릭 정렬기를 RT수준에서 VHDL로 모델링 하여 동작을 검증하였으며, 검증된 비트 레블 슈퍼 시스톨릭 정렬기는 Hynix에서 제공되는 0.35$\mu\textrm{m}$ 셀 라이브러리와 FPGA V200E칩을 사용하여 합성 및 구현되었다.

• Proceedings of the Acoustical Society of Korea Conference
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• 1998.06e
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• pp.189-192
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• 1998

본 논문에서는 희소어레이 구조를 응용한 선형제약형 적응어레이 처리기를 제안하였다. 다경로 환경하에서 간섭신호의 제거에 효과적인 공간유화방법을 사용하여 제안된 어레이 처리기의 성능을 분석평가하였다. 선형어레이와 최적화된 센서간격으로 이루어진 선형어레이와 정상어레이 간의 성능을 비교하였다. 실험결과 최적화된 희소어레이를 이용한 선형제약형 적응어레이의 성능이 정상어레이의 성능에 버금가는 것으로 나타났다.

• The Journal of the Acoustical Society of Korea
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• v.12 no.4
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• pp.32-38
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• 1993

2-D FIR 필터를 시스토릭 어레이 구조로 실현하는 방법을 제시하였다. 시스토릭 어레이는 1-D FIR 필터로 부분 실현한 후 병렬연겨랗여 구현하였다. 부분 실현한 시스토릭 어레이의 마지막 입력신호를 다음 단의 입력에 직접연결시킴으로써 입력 지연에 사용되는저장요소를 절약 시킨다. 1-D 시스ㅏ토릭 어레이는 지역통신 접근에 의해 DG를 설계한 후 SFG로으ㅟ 사상을 통해 유도하였다. 유도된 SFG는 DG의 노드가 보다 적은수의 PE에 사상됨으로써 PE의 이용률을 개선할 수 잇다. 유도된 구조는 매우 간단하며, 입력 샘플이 공급되어지면 매 샘플링 기간마다 새로운 출력을 얻는 매우 SHB은 데이터 비율(data rate)을 갖는다. 시스토릭 어레이는 규칙적이고, 모듈성이며, local interconnection, highly synchronized multiprocessing 의 특징을 갖기 때문에 VLSI 실현에 매우 적합하다. PE 셀 구조는 높은 처리율, 최소 계산시간과 최소 파이프라인 주기를 갖도록 설계하였다.

• Proceedings of the Korea Information Processing Society Conference
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• 2022.11a
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• pp.24-26
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• 2022

시스톨릭 어레이는 DNN training 등 인공지능 연산의 대부분을 차지하는 행렬 곱셈을 수행하기 위한 하드웨어 구조로 많이 사용되지만, sparsity 가 높은 행렬을 연산할 때 불필요한 동작으로 인해 효율성이 크게 떨어진다. 본 논문에서 제안된 유동적 시스톨릭 어레이는 matrix condensing, weight switching, 그리고 direct output path 의 방법과 구조를 통해 sparsity 가 높은 행렬 곱셈의 수행 사이클을 줄일 수 있다. 시뮬레이션을 통해 기존 시스톨릭 어레이와 유동적 시스톨릭 어레이의 성능을 비교하였으며 8×8, 16×16, 32×32 의 크기를 가진 행렬을 동일 크기의 시스톨릭 어레이로 연산하였을 때 필요 사이클 수를 최대 12 사이클 절감할 수 있는 것을 확인하였다.

• Journal of the Institute of Electronics Engineers of Korea SC
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• v.39 no.5
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• pp.34-42
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• 2002

In this paper, we designed the VLSI array architecture for the high speed processing of the motion estimation used by block matching algorithm. We derived the one dimensional systolic array from the full search block matching algorithm. The data and control signals of the proposed systolic array are passed through adjacent processing element. So proposed architecture has temporal and spatial locality. The I/O ports exists only in the first and last processing elements of the array. This architecture has low pin counts and modular expandability. So the proposed array architecture can be cascaded for different block size and search range.

• Proceedings of the Korean Society Of Semiconductor Equipment Technology
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• 2007.06a
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• pp.86-89
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• 2007

실리콘을 사용한 X선 감지 용 센서 어레이 제작에 대해 연구하였다. 단일 센서 소자에서는 필수적인 guard ring구조가 어레이에서는 적절히 설계되지 못할 경우 누설전류 증가를 초래하는 것으로 나타났다. 즉, 누설전류는 공??????층 두께와 능동영역 및 guard ring 구조 간 거리에 매우 민감한 것으로 조사되었다. 또한 다결정 실리콘과 n형 도핑 소스로 인을 활용하는 조합이 결함 gettering을 위한 효율적인 방법임이 입증되었으나 고온 공정과정에 보호되지 않은 채 노출되는 경우에는 효과적이지 못한 것으로 관측되었다. 본 연구에서는 이러한 결과들을 고려하여 어레이를 제작하였으며 우수한 특성을 관찰할 수 있었다.

• Proceedings of the IEEK Conference
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• 2002.06a
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• pp.25-28
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• 2002

본 논문에서는 W-CDMA(Wide-Code Division Mul-tiple Access)용 Systolic 어레이 구조를 잣는 상향링크 빔형성기법에 대한 성능 분석을 하였다. 적응 어레이 안테나와 Systolic 구조의 MVDR(Minimum Variance Distortionless Response) 알고리즘을 사용하여 구해진 가중치 벡터를 이용하여 원하는 사용자의 방향으로 빔을 형성하고 원하지 않는 사용자의 방향으로는 null을 형성하는 공간필터를 적용하여 W-CDMA 상향링크에서 다중 경로 페이딩과 다중 접속 간섭의 증가에 따른 수신 성능을 분석하였다. 그리고, 안테나 시스템에서 사용되는 가중벡터를 갱신하기 위해 Systolic 구조의 MVDR과 역방향 파일럿 채널을 이용하는 QR-RLS(QR-Recursive Least Squares) 알고리즘을 적용하였다. 본 논문에서는 빔 형성기에 사용하기 위한 역행렬의 계산과 정에 Systolic 어레이 구조를 적용하여 병렬적인 고속처리가 가능한 방법과 효율적인 계산과정을 위해 MVDR 과 QR-RLS 알고리즘을 적용한 공간 필터링의 성능을 소개한다.

• The Journal of the Acoustical Society of Korea
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• v.12 no.1E
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• pp.39-47
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• 1993

2-Dimension IIR 디지털 필터를 시스토릭 어레이 구조로 실현하는 방법을 보였다. 시스토릭 어레이는 1-D IIR 디지털 필터로 부분 실현한 후 종속연결하여 구현하였다. 부분 실현한 시스토릭 어레이의 종속 연결은 신호 지연에 사용되는 요소를 감소 시킨다. 여기서 1-D 시스토릭 어레이는 local communication 접근에 의해 DG를 설계한후 SFG로의 사상을 통해 유도하였다. 유도된 구조는 매우 간단하며, 입력 샘플이 공급되어지면 매 샘플링 기간마다 새로운 출력을 얻는 매우 높은 데이터 처리율을 갖는다. 2-Dimension IIR 디지털 필터를 시스토릭 어레이로 실현함으로써 규칙적이고, modularity, local interconnection, 높은 농기형 다중처리의 특징을 갖기 때문에 VLSI 실현에 매우 적합하다. 또한 PE셀의 승산기 설계에서는 modified Booth's 알고리즘과 Ling's 알고리즘에 기초를 두고 고도의 병렬처리를 행할수 있도록 설계하였다.

• The Journal of the Acoustical Society of Korea
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• v.22 no.8
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• pp.629-636
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• 2003

It will be very convenient if the directivity characteristics of ultrasonic transducer array are controllable by the purpose of use in the fields of sonar system or ultrasonic diagnostic system, In this paper, a control method of the directivity characteristics was suggested. The transducer array was consisted of two-layered piezoelectric vibrators. Efficiency of each vibrator is controlled in 2nd harmonic mode by electrical capacitance. Therefore, the beam width of the transducer array can be controlled by changing the capacitance. The directivity characteristics of the array were analyzed experimentally and theoretically. As the results, it is confirmed that -3 dB beam width of main lobe can be controlled in the range of 7.6°∼16.2°.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.40 no.12
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• pp.17-23
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• 2003

A sensor array (3${\times}$5$\textrm{mm}^2$ in diaphragm dimension) of 12 sensing clements with different operating temperatures was optimized with respect to thermal operation. This sensor array with single heater on a glass diaphragm over back-etched silicon bulk realizes a novel concept of a sensor array: an array of sensor clements operated at different temperatures can yield more information than single measurement. The proposed micro sensor array could provide well-integrated array structure because it had only single heater at the center of the diaphragm and used the various sensing properties of two kinds of metal oxide layers with various operating temperatures.