• 정보과학회 컴퓨팅의 실제 논문지
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• 제21권7호
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• pp.476-481
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• 2015

NIST통계적 난수 검증 모음에 속한 누적 합(CUSUM) 검증을 CUDA 환경에서 병렬화하였다. 배열 사유화를 적용하여 스칼라 변수에 저장하던 랜덤 워크(random walk) 값을 배열 변수에 저장하여 데이터 의존성을 제거하였다. 자료 구조 변경에 따라 알고리즘 각 단계에 병렬 스캔, 스캐터 및 병렬 축약 적용이 가능하게 되었다. 또한 CPU를 사용하여 진행되던 부분을 GPU가 담당하게 하여 두 프로세서 사이의 데이터 이동으로 인해 발생하는 직렬화를 해소하였다. 마지막으로 전역 메모리 접근을 최적화하여 전체적으로 순차적 구현 대비 약 23배에 달하는 성능 향상을 달성하였다. 이 결과는 검증 모음의 실행시간 단축과 더불어 암호 키 보안 향상을 위한 난수 연구에 기여할 것으로 예상된다.

• 정보보호학회논문지
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• 제18권1호
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• pp.41-47
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• 2008

본 논문에서는 유한 필드 GF($2^m$)상에서 모듈러 곱셈과 제곱을 동시에 수행하는 새로운 디지트 단위 LSB-우선 시스톨릭 구조를 제안한다. 디지트의 크기를 L이라고 할 경우, $L{\times}L$ 크기의 디지트 구조로 유도하기 위하여 기존의 곱셈과 제곱을 동시에 수행하는 알고리즘을 사용하고, 그 알고리즘에서 유도된 구조의 각 셀을 분리하고 인덱스 변환시킨 후 병합하는 방법을 사용한다. 본 논문에서 제안된 구조는 암호 프로세서를 위한 기본 구조로 이용될 수 있고, 단순성, 규칙성, 병렬성으로 인해 VLSI 구현에 적합하다.

• 정보보호학회논문지
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• 제34권1호
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• pp.11-19
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• 2024

최근 신호처리, 암호학 등 다양한 분야에서 FFT(Fast Fourier Transform)의 활용이 증가함에 따라 최적화 연구의 중요성이 대두되고 있다. 본 논문에서는 FPGA(Field Programmable Gate Array) 하드웨어를 사용하여 radix-2 16 points FFT 알고리즘을 기존 연구들보다 빠르고 효율적으로 처리하는 가속기 구현 연구에 대해 기술한다. FPGA가 갖는 병렬처리 및 파이프라이닝 등의 하드웨어 이점을 활용하여 PL(Programmable Logic) 파트에서 Verilog 언어를 통해 FFT Logic을 설계 및 구현한다. 이후 PL 파트에서의 처리 시간 비교를 위해 PS(Processing System) 파트에서 Zynq 프로세서만을 사용하여 구현 후, 연산 시간을 비교한다. 또한 관련 연구와의 비교를 통해 본 구현 방법의 연산 시간 및 리소스 사용의 효율성을 보인다.

• 정보과학회 논문지
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• 제44권5호
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• pp.537-544
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• 2017

부호가 있는 정수 표현의 특별한 형태인 NAF(non-adjacent form)는 양의 정수의 이진표현에서 0이 아닌 비트의 평균 밀도를 낮추어 해밍 웨이트를 최소화시킨다. 이러한 장점으로 인해 NAF는 다양한 분야에서 활용 가능하며 특히 암호학 분야에서 적극적으로 활용된다. 그러나 기존 NAF 변환 알고리즘은 변환 과정에서 LSB가 1이 되는 경우가 증가할수록 변환 속도가 저하되는 문제점이 존재한다. 본 논문에서는 기존 NAF 변환 알고리즘의 문제점을 해결하여 NAF 변환의 속도를 향상시키기 위한 방안을 제안한다. 제안한 알고리즘의 우수성을 검증하기 위하여 저성능 8-bit 마이크로프로세서인 ATmega128에 기존 알고리즘과 제안한 알고리즘을 구현하여 다양한 입력 패턴 하에서 CPU Cycle을 측정하였다. 이를 통해 제안 알고리즘이 기존 알고리즘보다 주요 패턴 처리 시 소요 사이클 카운터를 평균 20% 향상시킬 뿐만 아니라 NAF 변환 시간을 13% 이상 감소시킴을 확인하였다.

• 한국정보과학회논문지:시스템및이론
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• 제34권11호
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• pp.581-588
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• 2007

디지털 저작권 관리 기법은 계산비용의 경감을 목적으로 컨텐츠 암호화를 위해 대칭 키 암호화 기법을 채택하였으며 데스크탑 환경에서는 강한 보안성과 적절한 암호화 속도를 가지는 AES를 주로 사용하고 있다. 그러나 낮은 성능의 프로세서와 제한된 전력환경에서 동작하는 모바일 기기에서는 더욱 낮은 계산 비용 실현과 에너지 소모 경감을 요구한다. 이에 본 논문에서는 모바일 기기에서 사용 가능한 효율적인 스트림 암호화 기법을 제안한다. 제안 기법은 의사 난수 생성기를 사용하여 원본 키 스트림을 생성한 다음 이에 동적 생성한 순열을 적용하여 확장 키 스트림을 생성한다. 확장 키 스트림을 평문과 논리 합하여 암호문을 생성한다. 순열을 이용하여 키 스트림 생성에 사용되는 의사 난수 생성기의 사용 횟수를 줄였기 때문에 일반 스트림 암호화 기법에 비해 멀티미디어 데이타의 암/복호화 속도가 빠르며 에너지 소모를 줄였다. 특히 제안 기법은 멀티미디어 파일의 임의 접근 시 일반 스트림 암호화 기법에 비해 약 2배의 속도향상을 보인다.

• 전기전자학회논문지
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• 제23권4호
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• pp.1321-1327
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• 2019

본 논문에서는 GF(p) 상에서 모듈러 제곱근 (MSQR) 연산의 효율적인 하드웨어 구현에 대해 기술한다. MSQR 연산은 타원곡선 기반의 EC-ElGamal 공개키 암호를 위해 평문 메시지를 타원곡선 상의 점으로 매핑하기 위해 필요하다. 본 논문의 방법은 NIST 표준으로 규정된 5가지 크기의 GF(p) 타원곡선을 지원하며, 192-비트, 256-비트, 384-비트 그리고 521-비트 크기의 Kobliz 곡선과 슈도 랜덤 곡선들은 모듈러 값의 특성을 기반으로 오일러 판정법을 적용하고, 224-비트 크기의 경우에는 Tonelli-Shanks 알고리듬을 간략화시켜 적용하였다. 제안된 방법을 ECC 프로세서의 32-비트 데이터 패스를 갖는 유한체 연산회로와 메모리 블록을 이용하여 구현하였으며, FPGA 디바이스에 구현하여 하드웨어 동작을 검증하였다. 구현된 회로가 50 MHz 클록으로 동작하는 경우에, 224-비트 슈도 랜덤 곡선의 경우에는 MSQR 계산에 약 18 ms가 소요되고, 256-비트 Kobliz 곡선의 경우에는 약 4 ms가 소요된다.

• 한국컴퓨터정보학회논문지
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• 제25권2호
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• pp.11-19
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• 2020

최신 GPU는 GPGPU를 활용하여 범용 연산이 가능하다. 뿐만 아니라, GPU는 내장된 다수의 코어를 활용하여 강력한 연산 처리량을 제공한다. AES 알고리즘은 다수의 병렬 연산을 요구하지만 CPU 구조에서는 효율적인 병렬처리가 이뤄지지 않는다. 따라서, 본 논문에서는 강력한 병력 연산 자원을 활용하는 GPGPU 구조에서 AES 알고리즘을 수행함으로써 AES 알고리즘 처리시간을 줄여보았다. 하지만, GPGPU 구조는 AES 알고리즘 같은 암호알고리즘에 최적화되어 있지 않다. 그러므로 AES 알고리즘에 최적화될 수 있도록 재구성 가능한 GPGPU 구조를 제안하고자 한다. 제안된 기법은 SM의 개수를 동적으로 할당하는 IPC 기반 SM 동적 관리 기법이다. IPC 기반 SM 동적 관리 기법은 GPGPU 구조에서 동작하는 AES의 IPC를 실시간으로 반영하여 최적의 SM의 개수를 동적으로 할당한다. 실험 결과에 따르면 제안된 동적 SM 관리 기법은 기존의 GPGPU 구조와 비교하여 하드웨어 자원을 효과적으로 활용하여 성능을 크게 향상시켰다. 일반적인 GPGP 구조와 비교하여, 제안된 기법의 AES의 암호화/복호화는 평균 41.2%의 성능 향상을 보여준다.

• 한국정보통신학회논문지
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• 제7권7호
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• pp.1471-1477
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• 2003

고속의 수십기가급의 VPN을 구현할 수 있는 제품은 방화벽시스템(Firewall), 라우터, 인터넷 게이트웨이, 원격 접속 서버(Remote Access Server), Windows NT Sewer, VPN 전용 장치 그리고 VPN 소프트웨어 등을 들 수 있지만, 현재까지 어떤 제품 그리고 기술도 지배적인 방법으로 대두되지는 않고 있다. 국내외적으로 수십 Giga급 이상의 VPN 보안장비와 관련된 체계화된 이론의 부족으로 인하여 관련된 연구는 많이 부족한 현실이며, 체계적이고 전문적인 연구를 수행하기 위해서는 많은 연구 활동이 필요하다. 결과적으로 향후 차세대 초고속 네트워크에서의 정보보호와 효과적인 네트워크 자원을 활용하기 위해서는 반드시 수십Giga급 이상의 VPN 보안장비에 대한 연구가 활발히 진행되리라 예상된다. 따라서 본 논문에서는 수십Giga급의 고속 정보보호시스템 구현 시 반드시 필요로 되는 암호화 칩의 성능을 비교 분석하고, 가능성을 제시한다.

• 한국컴퓨터정보학회논문지
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• 제13권5호
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• pp.195-202
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• 2008

본 논문에서는 무선 센서 네트워크 보안 강화의 효율성을 높이기 위한 클러스터된 이기종(heterogeneous) 무선 센서네트워크 구조를 제안하였다. 본 논문에서 제안된 무선 센서 네트워크 구조는 리소스의 제한이 있는 센서 노드와 클러스터 헤드의 역활을 하는 다수의 강력한 하이엔드 장치들로 구성된다 하이엔드 클러스터 헤드는 센서 노드보다 계산량, 저장공간,파워 공급, 무선 송신 범위가 뛰어나기 때문에 센서 노드가 겪는 자원의 부족으로 인한 문제점이 발생하지 않는다. 제안된 이기종 무선 센서 네트워크의 구조는 클러스터 헤더에 신뢰 컴퓨팅 기술이 접목되어 있는 것을 특징으로 하며, 특히 각 클러스터 헤더에 신뢰 컴퓨팅 그룹에서 정의한 표준을 따르는 신뢰 플랫폼 모듈이 포함되어 있다. 신뢰 컴퓨팅 그룹에서 정의한 표준에 의하면, 신뢰 플랫폼 모듈은 암호 연산을 수행할 수 있으며 외부 공격으로부터 내부 데이터를 보호할 수 있는 하나의 독립적인 프로세서이다. 또한 호스트에 포함된 신뢰 플랫폼 모듈은 데이터를 안전하게 저장하는 기능과 호스트의 상태를 측정하고 이를 보고하는 기능을 제공함으로써 신뢰 컴퓨팅이 가능하도록 한다.

• 한국인터넷방송통신학회논문지
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• 제21권1호
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• pp.1-6
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• 2021

본 논문은 하드웨어 자원이 제한되는 사물인터넷 시스템의 보안을 위하여 AES 기반의 효율적인 암호화칩 설계를 제안한다. ROM 기반의 S-Box는 메모리를 액세스하는데 많은 메모리 공간이 필요함과 동시에 지연문제가 발생하게 된다. 제안한 방법에서는 저면적/고성능의 암호화 칩 설계를 위해 합성체 기반의 고속 S-Box를 설계하여 보다 빠른 연산결과를 얻도록 한다. 또한, 각 라운드 변환과정 및 키 스케쥴링 과정에서 사용되는 S-Box를 공유하도록 설계하여 보다 높은 처리율 및 적은 지연을 갖도록 한다. 설계된 AES 암호프로세서는 Verilog-HDL를 사용하여 회로동작을 기술하였으며, Xilinx ISE 14.7 툴을 이용하여 논리 합성을 수행하였다. 또한, 설계 검증은 Modelsim 10.3 툴을 이용하였으며, Xilinx XC6VLX75T FPGA 소자를 사용하여 하드웨어 동작을 검증하였다.