• 한국정보과학회논문지:시스템및이론
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• 제34권11호
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• pp.581-588
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• 2007

디지털 저작권 관리 기법은 계산비용의 경감을 목적으로 컨텐츠 암호화를 위해 대칭 키 암호화 기법을 채택하였으며 데스크탑 환경에서는 강한 보안성과 적절한 암호화 속도를 가지는 AES를 주로 사용하고 있다. 그러나 낮은 성능의 프로세서와 제한된 전력환경에서 동작하는 모바일 기기에서는 더욱 낮은 계산 비용 실현과 에너지 소모 경감을 요구한다. 이에 본 논문에서는 모바일 기기에서 사용 가능한 효율적인 스트림 암호화 기법을 제안한다. 제안 기법은 의사 난수 생성기를 사용하여 원본 키 스트림을 생성한 다음 이에 동적 생성한 순열을 적용하여 확장 키 스트림을 생성한다. 확장 키 스트림을 평문과 논리 합하여 암호문을 생성한다. 순열을 이용하여 키 스트림 생성에 사용되는 의사 난수 생성기의 사용 횟수를 줄였기 때문에 일반 스트림 암호화 기법에 비해 멀티미디어 데이타의 암/복호화 속도가 빠르며 에너지 소모를 줄였다. 특히 제안 기법은 멀티미디어 파일의 임의 접근 시 일반 스트림 암호화 기법에 비해 약 2배의 속도향상을 보인다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2006년도 가을 학술발표논문집 Vol.33 No.2 (C)
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• pp.626-628
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• 2006

본 논문에서는 Pipeline 기법을 이용한 고속 암호 프로세서의 설계 및 구현에 관하여 기술한다. 암호화를 위한 알고리듬은 DES 와 SEED를 사용하고 인증을 위한 알고리듬은 HMAC-SHA-1을 이용한다. 제안된 암호 프로세서는 VHDL을 사용하여 구조적 모델링을 행하였으며, Xilinx사의 ISE 6.2i 툴을 이용하여 논리 합성을 수행하였다. 설계 검증을 위해 Modelsim을 이용하여 타이밍 시뮬레이션을 수행하여, 설계된 시스템이 정확히 동작함을 확인하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2007년도 춘계학술발표대회
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• pp.1117-1120
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• 2007

본 논문에서는 개선된 F함수를 이용 하여 국내 표준 128비트 블록 암호화 알고리듬인 SEED 암호 프로세서의 FPGA 구현에 관하여 기술한다. 제안한 SEED 암호 프로세서는 Verilog-HDL를 사용하여 구조적 모델링을 하였으며, Xilinx사의 ISE 9.1i 툴을 이용하여 논리 합성을 수행하였다. 설계 검증은 Modelsim 6.2c 툴을 이용하여 타이밍 시뮬레이션을 수행하였으며, FPGA Prototype 시스템을 사용하여 설계된 하드웨어 동작을 검증하였다.

• 정보보호학회논문지
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• 제21권3호
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• pp.3-9
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• 2011

본 논문에서는 현재 IEEE 802.11i에서 암호화/메시지 인증 표준으로 제안되고 있는 AES-CCM의 효율적인 병렬처리 방법을 제안한다. 특히, 데이터 종속성이 존재하는 메시지 인증 계산을 병렬처리 하기 위해서는 프로세서간 동기화가 필요한데, 멀티코어 프로세서에서는 동기화 구현을 어떻게 하였는지에 따라 매우 다양한 동기화 성능을 제공하고 있다. 본 논문에서는 AES-CCM의 계산 특성과 멀티코어 프로세서의 동기화 성능을 고려하여 전체 수행시간이 최소화될 수 있는 병렬 처리 방법을 비교 분석한다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 춘계학술대회
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• pp.401-403
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• 2015

128비트 블록암호 알고리듬 LEA(Lightweight Encryption Algorithm)의 효율적인 하드웨어 설계에 대해 기술한다. 저전력, 저면적 구현을 위해 라운드블록과 키 스케줄러의 암호화와 복호화 연산의 하드웨어 자원이 공유되도록 설계하였다. 키 스케줄러 레지스터의 구조를 개선하여 키 스케줄링에 소요되는 클록 사이클 수를 감소시켰으며, 이를 통해 암호화/복호화 성능을 향상시켰다. 설계된 LEA 프로세서는 FPGA 합성결과, 2,364 슬라이스로 구현되었으며, 113 MHz로 동작하여 128/192/256비트 마스터키 길이에 대해 각각 181/162/109 Mbps의 성능을 갖는 것으로 평가되었다.

• 한국컴퓨터정보학회논문지
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• 제12권2호
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• pp.63-70
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• 2007

DES는 64비트의 평문을 64비트의 암호문으로 암호화하는 블록 사이퍼 암호 시스템으로 1976년 표준으로 채택되어 20년 동안 전세계적으로 널리 쓰여왔다. 그러나 하드웨어와 암호 해독 기술의 발달로 인해 취약점이 드러난 DEB는 더 이상 안전하지 않기 때문에 암호화 강도를 높인 새로운 암호 시스템이 요구되었다. 이에 따라 여러 가지 방법이 제안되었으며, 그 중에서 NG-DES[1]에서는 키 길이의 확장과 비선형 f함수를 사용하여 기존 DES보다 암호화 강도를 높일 수 있었다. NG-DES는 기존의 DES를 64비트에서 128비트로 확장하면서 각 라운드에 사용되는 Fiestel 구조 또한 확장하였는데. 이 구조는 각 평문 비트 변화가 전체 암호문 비트에 영향을 미치지 못하는 단점을 가지고 있다. 본 논문에서는 NG-DES에서 제안된 확장 Fiestel 구조에서 라운드 간의 입출력 연결을 효과적으로 교차시킴으로써 혼돈과 확산을 증가시켜 암호화 강도를 높인 암호 시스템을 제안한다.

• 한국정보통신학회논문지
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• 제13권1호
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• pp.75-80
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• 2009

1024비트 이상의 고비도 RSA 프로세서에서는 몽고메리 알고리즘을 효율적으로 처리하기 위하여 전체 키 스트림을 정해진 블록 단위로 처리한다. 본 논문에서는 기본 워드를 128비트로 하고 곱셈 결과의 누적기로는 256비트의 레지스터를 사용하는 타겟 RSA 프로세서에서, 128 비트 곱셈을 효율적으로 수행하기 위하여 실험을 통하여 최적화한 32비트 *32비트 곱셈기를 설계하고 검증하였다. 본 논문에서 설계한 곱셈기는 128비트 곱셈에 필요한 누적곱셈을 효율적으로 구현하는 데 필수적인 연산모듈이 된다. 구현된 곱셈기는 자동으로 합성 하였고, 기준이 되는 RSA 프로세서의 동작 주파수에서 정상적으로 동작하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 추계종합학술대회 B
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• pp.740-743
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• 2008

본 논문에서는 기본 워드를 128비트로 하고 곱셈 결과의 누적기로는 256비트의 레지스터를 사용하는 RSA 프로세서에서, 128 비트 곱셈을 효율적으로 수행하기 위하여 실험을 통하여 최적화한 32비트 $^*$ 32비트 곱셈기에 대한 연구를 수행하였다. $1024{\sim}2048$ 비트까지 재구성이 가능한 고비도 타겟 RSA 프로세서에서는 몽고메리 알고리즘을 효율적으로 처리하기 위하여 전체 키 스트림을 정해진 블록 단위로 처리한다. 본 논문에서 연구한 곱셈기는 128비트 곱셈에 필요한 누적곱셈 (MAC; multiply-and-aCcumultaion)을 효율적으로 구현하는 데 필수적인 연산모듈이 될 수 있다. 구현된 곱셈기는 시뮬레이션을 통하여 검증하였고, 자동 합성한 곱셈기 회로는 기준이 되는 RSA 프로세서의 동작 주파수에서 정상적으로 동작하였다.

• 한국정보과학회논문지:시스템및이론
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• 제31권7호
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• pp.402-413
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• 2004

본 논문에서는 국내 표준 128비트 블록 암호화 알고리즘인 SEED를 소형 내장형(8-bit/ 16-bit) 시스템에 탑재하도록 저가의 FPGA로 구현하는 방법을 제안한다. 대부분 8-bit 또는 16-bit의 소규모 내장형 시스템들의 프로세서들은 그 저장용량과 처리속도의 한계 때문에 상대적으로 계산양이 많아 부담이 되는 암호화 과정은 별도의 하드웨어 처리기를 필요로 한다. SEED 회로가 다른 논리 블록들과 함께 하나의 칩에 집적되기 위해서는 적정한 성능을 유지하면서도 면적 요구량이 최소화되는 설계가 되어야 한다. 그러나, 표준안 사양의 구조대로 그대로 구현할 경우 저가의 FPGA에 수용하기에는 면적 요구량이 지나치게 커지게 되는 문제점이 있다. 따라서, 본 논문에서는 면적이 큰 연산 모듈의 공유를 최대화하고 최근 시판되는 FPGA 칩의 특성들을 설계에 반영하여 저가의 FPGA 하나로 SEED와 주변 회로들을 구현할 수 있도록 설계하였다. 본 논문의 설계는 Xilinx 사의 저가 칩인 Spartan-II 계열의 XC2S100 시리즈 칩을 대상으로 구현하였을 때, 65%의 면적을 차지하면서 66Mpbs 이상의 throughput을 내는 결과를 얻었다. 이러한 성능은 작은 면적을 사용하면서도 목표로 하는 소형 내장형 시스템에서 사용하기에 충분한 성능이다.

• 한국산업정보학회논문지
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• 제8권3호
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• pp.85-90
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• 2003

본 논문에서는 GF(2$^{m}$ ) 상에서 효율적인 공간 복잡도를 가진 LFSR(Linear Feedback Shift Register) 구조 기반의 모듈러 곱셈기를 제안한다. 먼저, 공개키 암호화 시스템의 기본 연산인 모듈러 지수승을 위한 지수승 알고리즘을 살펴보고 이를 위한 기본 구조를 제안한다. 특히, 본 논문은 이러한 지수기를 설계하기 위한 기녈 구조로서 효율적인 모듈러 곱셈기를 제안한다. 제안된 구조는 기약다항식으로 모든 계수가 1인 속성의 AOP(All One Polynomial)를 이용하며 구조복잡도 면에서 기존의 구조들보다 훨씬 효율적이다.