• Title/Summary/Keyword: 신호변환기

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Design of Efficient 8bit CMOS AD Converter for SOC Application (SOC 응용을 위한 효율적인 8비트 CMOS AD 변환기 설계)

  • Kwon, Seung-Tag
    • Journal of the Institute of Electronics Engineers of Korea SD
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    • v.45 no.12
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    • pp.22-28
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    • 2008
  • This paper designed a efficient 8-bit CMOS analog-to-digital converter(ADC) for an SOC(System On Chip) application. The architecture consists of two modified 4-bit full-flash ADCs, it has been designed using a more efficient architecture. This is to predict roughly the range in which input signal residers and can be placed in the proximity of input signal based on initial prediction. The prediction of input signal is made available by introducing a voltage estimator. For 4-bit resolution, the modified full-flash ADC need only 6 comparators. So a 8-bit ADC require only 12 comparators and 32 resistors. The speed of this ADC is almost similar to conventional full-flash ADC, but the die area consumption is much less due to reduce numbers of comparators and registors. This architecture uses even fewer comparator than half-flash ADC. The circuits which are implemented in this paper is simulated with LT SPICE tool of computer.

Design of a Time-to-Digital Converter without Delay Time (지연시간 없는 시간-디지털 신호 변환기의 설계)

  • Choe, Jin-Ho
    • Journal of the Institute of Electronics Engineers of Korea SD
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    • v.38 no.5
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    • pp.323-328
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    • 2001
  • A new time-to-digital converter is proposed which is based on a capacitor and a counter. The conventional time-to-digital converter requires rather longer processing time than the input time interval to obtain an accurate digital output. The resolution of the converted digital output is constant independent on the input time interval. However this study proposes the circuit in which the converted digital output can be obtained without delay time, and both the input time interval and the resolution can be easily improved through controlling passive device parameters.

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Time-Domain Modeling of Wavelength Conversion in Semiconductor Optical Amplifier Directional Coupler (반도체 광증폭기로 형성된 방향성결합기에서 파장 변환에 대한 시영역 모델링)

  • 정호연;정영철
    • Proceedings of the Optical Society of Korea Conference
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    • 2000.08a
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    • pp.24-25
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    • 2000
  • 파장변환 소자는 최근에 급격히 발전하는 광네트웍을 구축하기 위하여 필수적인 소자로서 여러 가지 형태에 대한 연구개발이 진행되고 있다. 그중에서도, 최근에는 반도체 광증폭기로 형성된 방향성 결합기구조(semiconductor optical amplifier directional coupler)에서의 상호 이득 포화(XPM : cross-phase modulation)에 의한 파장변환에 대한 개념이 제안되고 가능성이 실험적으로 입증된 바 있다. 이런 구조의 파장변환 소자는 입력 광신호의 파워가 작을때는 위상 정합이 되어 반도체 광증폭기의 광모드가 완전히 결합되어 cross state로 변환된 파장의 광파워가 많이 출력되고, 신호 입력 파워가 증가함에 따라 결합이 감소하게 되어 Cross state에서의 출력 파워는 감소하게 된다. 이와 같은 소자는 입력 신호광과 변환된 신호광이 역방향으로 진행하는 경우 광필터가 필요없이 파장변환이 가능하고, 변환 후의 소광비가 향상되기 때문에 향후 다양한 형태로 응용될 가능성이 있으며, 적정 설계 및 성능 예측을 위해서는 시영역에서 모델링할 수 있는 방법론을 구축하는 것이 필요하다. 본 논문에서는 연산자 분리 방법$^{(1)}$ 을 적용하여 상술한 파장변환기를 해석하기에 적당하도록 시영역 동적 모델을 구현하고, 파장변환 특성을 여러 가지 면에서 분석하여 보았다. (중략)

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Design and Simulation of a Second Order Sigma-Delta Modulator with 14-bit Resolution (14 비트 분해능을 갖는 2차 Sigma-Delta 변조기 설계 및 검증)

  • Cho, Byung-Woog;Choi, Pyung;Sohn, Byung-Ki
    • Journal of the Korean Institute of Telematics and Electronics S
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    • v.36S no.5
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    • pp.122-131
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    • 1999
  • 저주파의 아날로그 신호를 디지털 신호로 변환하기 위해 sigma-delta 아날로그-디지털 변환기의 이용이 용이하다. 이 변환기는 변조기와 디지털 필터로 구성되는데 본 논문에서는 변조기에 대해서만 언급한다. 모델링을 통해 14비트 분해능을 갖는 2차 sigma-delta 변조기를 설계하기 위한 변조기의 구성요소 즉 연산 증폭기, 적분기, 내부 ADC 및 DAC의 최대 허용 에러 범위를 규정하였으며, 이를 토대로 연산증폭기, 2비트 ADC 및 DAC 등을 설계·검증하고, 이들을 서로 연결하여 2차 sigma-delta 변조기를 구성하였다. 3비트 ADC의 기준전압을 조절하여 변조기 성능 향상을 도모하였으며, 내부 DAC를 축전기 및 간단한 제어회로로 구성하여 비선형성 에러를 최소화하였다. 설계된 각각의 구성요소들은 모델링에서 정의된 에러 범위를 모두 만족하였으며, 전체 변조기는87㏈의 입력범위와 87㏈의 최대 신호 대 잡음 비를 가졌다.

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Implementation of CDMA Digital Transceiver using the FPGA (FPGA를 이용한 CDMA 디지털 트랜시버의 구현)

  • 이창희;이영훈
    • Journal of the Korea Society of Computer and Information
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    • v.7 no.4
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    • pp.115-120
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    • 2002
  • This paper presents the implementation of IS-95 CDMA signal processor, baseband and Intermediate Frequency(IF) digital converter using Field Programmable Gate Array(FPGA) and ADC/DAC and frequency up/down converter IS-95 CDMA channel processor is generated the pilot channel signal with short PN code and Walsh-code generator. The digital If is composed of FPGA. digital transmit/receive signal processor and high speed analog-to-digital converter(ADC) and digital-to-analog converter(DAC). The frequency up/down converter consisted of filter, mixer, digital attenuator and PLL is analog conversion between intermediate frequency(IF) and baseband. This implemented system can be deployed in the IS-95 CDMA base station device etc.

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A CMOS Interface Circuit for Vibrational Energy Harvesting (진동에너지 수확을 위한 CMOS 인터페이스 회로)

  • Yang, Min-jae;Yoon, Eun-jung;Yu, Chong-gun
    • Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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    • 2014.10a
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    • pp.267-270
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    • 2014
  • This paper presents a CMOS interface circuit for vibration energy harvesting. The proposed circuit consists of an AC-DC converter and a DC-DC boost converter. The AC-DC converter rectifies the AC signals from vibration devices(PZT), and the DC-DC boost converter generates a boosted and regulated output at a predefined level. A full-wave rectifier using active diodes is used as the AC-DC converter for high efficiency, and a schottky diode type DC-DC boost converter is used for a simple control circuitry. A MPPT(Maximum Power Point Tracking) control is also employed to harvest the maximum power from the PZT. The proposed circuit has been designed in a 0.35um CMOS process. The chip area is $530um{\times}325um$. Simulation results shows that the maximum efficiencies of the AC-DC converter and DC-DC boost converter are 97.7% and 89.2%, respectively. The maximum efficiency of the entire system is 87.2%.

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The Design of Low Noise Downconverter for K-band Satellite Multipoint Distribution Service (K-band SMDS용 저잡음 하향변환기의 설계)

  • 정인기;이강훈;이대원;이영철
    • Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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    • 2001.05a
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    • pp.228-231
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    • 2001
  • 본 논문에서는 K-band SMDS용 하향변환기를 설계 및 제작하였다. SMDS용 하향변환기는 입력신호 주파수 19.2㎓~20.2㎓에 대한 3단 저잡음 증폭기, 대역통과필터, 18.25㎓의 국부발진기, 및 IF단으로 구성하였고 3단 저잡음 증폭기의 이득은 28dB를 나타내었다. 국부 발진기는 고안정 특성을 위하여 유전체 공진 발진기로 구성하여 주파수 18.25㎓에서 0.5dBm의 출력전력을 나타냈으며, 19.2㎓~20.2㎓의 RF신호를 드레인형 FET믹서에 인가하였을 때 950MHz ~1950MHz 범위에서 변환이득은 5dB를 나타내었다. 본 논문에서 국내 K-band 위성인터넷을 위한 하향변환기의 규격을 만족시킬 수 있었다.

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Communication Method for Torque Control of Commercial Diesel Engine in Range-Extended Electric Trash Truck (주행거리 연장형 청소용 전기자동차에 장착된 상용 디젤엔진의 토크제어를 위한 통신 방안)

  • Park, Young-Kug
    • Journal of the Korea Academia-Industrial cooperation Society
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    • v.19 no.7
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    • pp.1-8
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    • 2018
  • This paper describes new communication methods for transmitting torque commands between the vehicle controller that determines the amount of power generation in a range-extended electric vehicle and the engine controller that performs it. Generally, vehicles use CAN communication, but in this case, the hardware and software of the existing engine controller must be modified. For this reason, it is not easy to apply CAN communication to small and medium sized automotive reorganize companies. Therefore, this research presents a pin-pin communication method for applying the existing mass produced engine controller to range-extended electric vehicles. The pin-pin communication method converts the driver's demand torque control map inside an mass produced engine controller into a virtual accelerator opening position according to the target speed and target torque of the engine, and converts this to a voltage signal for the existing mass produced engine controller to recognize it. The virtual accelerator opening positions are mounted in the form of a control map in the vehicle controller through the reverse conversion process in an offline environment and are determined by the engine generating power requirements and engine optimal operating point algorithm. These algorithms and signal conversion circuits for engine torque transmission have been mounted on the vehicle controller to conduct the virtual accelerator opening position conversion process according to the engine target torque and to establish the virtual accelerator voltage signal using the signal converter.

Frequency Synchronization among Transmitters in Single Frequency Network (단일주파수망에서 송신기 전송신호간 주파수 일치)

  • Eum, Homin;Kim, Heungmook
    • Proceedings of the Korean Society of Broadcast Engineers Conference
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    • 2014.06a
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    • pp.223-225
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    • 2014
  • 본 논문에서는 단일주파수망에서 다수의 송신기로부터 전송되는 방송신호 간의 주파수를 일치시키기 위한 방법을 제안한다. 다수의 송신기로 동일한 송신채널을 통해 콘텐츠를 전송하는 경우 신호가 중첩되는 지역에서 주파수를 정확히 일치시키지 않으면 도플러효과가 야기되어 수신성능이 현저히 저하된다. 일반적으로 GPS 기준신호를 송신시스템의 참조주파수로 사용함으로써 방송신호 간의 주파수를 일치시킨다. 이 경우 GPS 기준신호로부터 복원된 참조주파수를 주파수 상하향 변환에 사용하면 위상지터가 증폭되어 방송신호 간의 순간적인 주파수 차이가 크게 발생할 수 있다. 이를 해결하기 위해 본 논문에서는 GPS 참조주파수보다 위상지터가 작은 송신기 자체의 국부발진기 주파수를 주파수 상하향 변환에 사용하는 한편 국부발진기 자체의 주파수 오차를 상쇄함으로써 방송신호 간의 주파수를 일치시킨다.

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Analysis and measurement of the cascadability for 2R O/E/O wavelength converter (Re-timing 기능을 생략한 광/전/광 파장변환기의 cascadability 분석 및 측정)

  • 장윤선;김광준
    • Korean Journal of Optics and Photonics
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    • v.14 no.3
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    • pp.215-218
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    • 2003
  • A 2R O/E/O wavelength converter is useful for bit rate transparency, though it has a limit on cascadability due to timing-jitter accumulation. In this paper, we propose a nonlinear signal model which is more practical than the commonly used sine wave model. With our model, we theoretically analyzed the effects of timing-jitter and the cascadability of a 2R O/E/O wavelength converter. To confirm the theoretical results, we measured the cascadability in a 40-km re-circulation loop for 10 Gb/s signal.