• Journal of the Korea Society of Computer and Information
• /
• v.17 no.1
• /
• pp.1-10
• /
• 2012

Improving operating frequency of processors is no longer today's issues; a multiprocessor technique which integrates many processors has received increasing attention. Currently, high-performance processors that integrate 64 or 128 cores are developing for large data processing over 2, 4, or 8 processor cores. This paper proposes an optimal many-core processor for synthesizing guitar sounds. Unlike the previous research in which a processing element (PE) was assigned to support one of guitar strings, this paper evaluates the impacts of mapping different numbers of PEs to one guitar string in terms of performance and both area and energy efficiencies using architectural and workload simulations. Experimental results show that the maximum area energy efficiencies were achieved at PEs=24 and 96, respectively, for synthesizing guitar sounds with sampling rate of 44.1kHz and 16-bit quantization. The synthesized sounds were very similar to original guitar sounds in their spectra. In addition, the proposed many-core processor was 1,235 and 22 times better than TI TMS320C6416 in area and energy efficiencies, respectively.

• The Journal of the Acoustical Society of Korea
• /
• v.30 no.5
• /
• pp.281-294
• /
• 2011

Physics-based sound synthesis usually requires high computational costs and this results in a restriction of its use in real-time applications. This motivates us to implement the sound synthesis algorithm of plucked-string instruments using multi-core processor architectures and determine the optimal processing element (PE) configuration for the target instruments. To determine the optimal PE configuration, we evaluate the impacts of a sample-per-processing element (SPE) ratio that is defined as the amount of sample data directly mapped to each PE on system performance and both area and energy efficiencies using architectural and workload simulations. For the acoustic guitar, the highest area and energy efficiencies are achieved at a SPE ratio of 5,513 and 2,756, respectively, for the synthesis of musical sounds sampled at 44.1 kHz. In the case of the classical guitar, the maximum area and energy efficiencies are achieved at a SPE ratio of 22,050 and 5,513, respectively. In addition, the synthetic sounds were very similar to original sounds in their spectra. Furthermore, we conducted MUSHRA subjective listening test with ten subjects including nine graduate students and one professor from the University of Ulsan, and the evaluation of the synthetic sounds was excellent.

• Proceedings of the IEEK Conference
• /
• 2001.09a
• /
• pp.853-856
• /
• 2001

잡음발생기는 통신시스템을 측정할 때 신호에 영향을 미치는 잡음신호들을 인위적으로 만들어 실제 신호가 전송되는 환경과 유사한 환경을 만드는데 필요한 시스템이다. 본 논문에서는 최근에 제안된 DCT를 이용한 잡음발생회로의 면적을 약 40∼45% 정도 줄이는 방안을 제시한다. 또한, 전력소모를 줄이기 위해 시스템에 사용되는 ADD 블록의 불필요한 동작을 억제하며 면적증가에 영향을 주지 않는 구조를 제안한다.

• Journal of the Korea Society of Computer and Information
• /
• v.16 no.8
• /
• pp.119-128
• /
• 2011

This paper introduces design space exploration of many-core processors that meet high performance and low power required by the beamforming algorithm of image signals of mobile ultrasound. For the design space exploration of the many-core processor, we mapped different number of ultrasound image data to each processing element of many-core, and then determined an optimal many-core processor architecture in terms of execution time, energy efficiency and area efficiency. Experimental results indicate that PE=4096 and 1024 provide the highest energy efficiency and area efficiency, respectively. In addition, PE=4096 achieves 46x and 10x better than TI DSP C6416, which is widely used for ultrasound image devices, in terms of energy efficiency and area efficiency, respectively.

• Proceedings of the Korea Information Processing Society Conference
• /
• 2002.11b
• /
• pp.995-998
• /
• 2002

여러 내장형 시스템에 탑재되는 암호모듈의 구현에 있어, 공개키 알고리즘을 위한 ECC 연산의 지연시간을 단축시키기 위해 유한체 연산은 하드웨어로 구현되는 경우가 많다. 그 중에서도 역원 연산은 지연시간 및 전력 소모, 또한 회로 면적에 있어 가장 주요한 부분을 차지하기 때문에 보다 효율적으로 구현하는 것이 필요하다. 본 논문에서 우리는 효율적인 역원 연산, 즉 작은 회로의 역원기를 위한 하드웨어의 구조를 제안한다. 실험에서, 우리가 구현한 구조는 기존에 주로 쓰이는 Modified Inverse Algorithm의 구현에 비해 비슷한 지연시간을 가지면서 회로 면적에 있어 큰 감소를 보이며 이는 스마트 카드 뿐 아니라 여러 mobile 내장형 시스템에 광범위하게 쓰일 수 있다.

• The Proceeding of the Korean Institute of Electromagnetic Engineering and Science
• /
• v.15 no.2
• /
• pp.44-53
• /
• 2004

RFID 시스템에서는 리더가 다수의 태그를 읽는 다중접속방식(Multi-access Mode)을 이용하므로 태그간 충돌이 발생한다. 또한 넓은 면적에서 다수의 리더가 태그를 읽을 때에는 리더간의 충돌도 발생한다. 이러한 충돌은 RFID 시스템의 효율에 큰 영향을 미치므로, 효과적인 충돌방지 알고리즘이 요구된다. 현재 RFID의 충돌방지 알고리듬은 REID 시스템의 효율과 직결되기 때문에 공개를 꺼리고 있어 많은 자료를 구할 수는 없으나, 본고는 RFID 시스템의 다중인식 기술 및 태그의 충동방지 알고리즘 그리고 리더의 충돌방지 알고리즘 중 널리 알려진 것을 소개한다.

• Journal of the Institute of Electronics Engineers of Korea SD
• /
• v.41 no.3
• /
• pp.55-64
• /
• 2004

In this paper, we propose an efficient FFT algorithm for high speed multimedia communication systems, and present its pipeline implementation results. Since the proposed algorithm is based on the radix-4 butterfly unit, the processing rate can be twice as fast as that based on the radix-2$^3$ algorithm. Also, its implementation is more area-efficient than the implementation from conventional radix-4 algorithm due to reduced number of nontrivial multipliers like using the radix-23 algorithm. In order to compare the proposed algorithm with the conventional radix-4 algorithm, the 64-point MDC pipelined FFT processor based on the proposed algorithm was implemented. After the logic synthesis using 0.6${\mu}{\textrm}{m}$ technology, the logic gate count for the processor with the proposed algorithm is only about 70% of that for the processor with the conventional radix-4 algorithm. Since the proposed algorithm can be achieve higher processing rate and better efficiency than the conventional algorithm, it is very suitable for the high speed multimedia communication systems such as WLAN, DAB, DVB, and ADSL/VDSL systems.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
• /
• 2015.10a
• /
• pp.866-869
• /
• 2015

With the advance in semiconductor technology, the number of elements that can be integrated in system-on-chip(SoC) increases exponentially, and thus voltage scaling is indispensable to enhance energy efficiency. Near-threshold voltage computing(NTC) improves the energy efficiency by an order of degree, hence it is able to overcome the limitation of conventional super-threshold voltage computing(STC). Although NTC-based low performance manycore system can be used to maximize energy efficiency, it demands more number of cores to sustain the performance, which results in considerable increase of area. In this paper, we analyze NTC manycore architecture considering the trade-offs between performance, power, and area. Therefore, we propose an algorithmic methodology that can optimize power consumption and area while satisfying the required performance by determining the constrained number of cores and size of caches and clusters in NTC environment. Experimental results show that proposed NTC architecture can reduce power consumption by approximately 16.5 % while maintaining the performance of STC core under area constraint.

• Journal of the Institute of Electronics and Information Engineers
• /
• v.49 no.9
• /
• pp.237-243
• /
• 2012

In recent system-on-chip (SoC) designs, several hundred embedded memory cores have occupied the largest portion of the chip area. Therefore, the yield of SoCs is strongly dependent on the yield of the embedded memory cores. If all memories had built-in self repair (BISR) with optimal repair rates, the area overhead would be very large. A bit-map sharing method using a memory grouping is proposed to reduce the area overhead. Since the bit-map memory occupies the largest portion of the area of the built-in redundancy analysis (BIRA), the proposed bit-map sharing method can greatly reduce the area overhead of the BIRA. Based on the experimental results, the proposed method can reduce the area overhead by about 80%.

• Proceedings of the Korea Water Resources Association Conference
• /
• 2021.06a
• /
• pp.29-29
• /
• 2021

최근 물 사용에 대한 각 부문 간의 경쟁이 심화되고 있으며, 미래 기후변화에 대응하기 위해 체계적이고 효율적인 수자원 활용이 요구되고 있다. 농업용수는 우리나라 수자원의 40% 이상을 차지하고 있지만, 생활용수, 공업용수와 달리 경험에 기반한 관행적 관리가 이루어지고 있어 체계적인 관리가 필요하다. 농업용수의 체계적 관리와 분석을 위해 최신화된 수혜면적 파악 및 수혜구역 내 수로 네트워크 구축은 필수적 요소이다. 현재 활용하고 있는 농업용 저수지 수혜면적 및 수로 자료는 한국농어촌공사의 RIMS 자료를 기반으로 하고 있다. 하지만 기존 자료의 경우 준공 당시 설계기준으로 작성되거나 수년 전 갱신된 자료로 최신현황을 반영하지 못하고 있다. 이러한 문제점을 보완하기 위해 직접 측량을 통한 자료 취득 또는 농림축산식품부의 스마트팜맵과 같은 대체, 보완자료가 활용되고 있다. 직접 측량의 경우 최신화된 정확한 자료 취득이 가능하지만, 많은 시간이 소요되며, 스마트팜맵의 경우 취득 주기가 1~2년으로 주기에 따라 최신자료의 활용이 어려울 수 있다. 본 연구에서는 자료 산정 시간 단축 및 최신자료 취득을 위해 고해상도 영상을 활용하고자 하였으며, 여주시 삼합저수지를 대상으로 검증하였다. 영상자료로는 위성영상, 항공영상, 드론영상을 활용하였으며, 위성영상의 경우 구글어스 프로의 2020년 11월 고해상도 영상, 국토리지정보원의 2019~2020년 51cm급 항공 영상, 2020년 10월 촬영한 4cm급 드론영상을 사용하였다. 수혜면적 산정은 기존 RIMS 자료와 스마트팜맵을 통해 확인한 수혜면적에서 영상을 통해 확인한 토지이용 변경지역을 추출하여 재산정하였으며, 수로 네트워크의 경우 RIMS 자료를 기반으로 드론영상을 통해 확인된 수로 추가 및 DEM (Digital Elevation Model) 영상을 활용한 용수 흐름도 작성을 통해 구축하였다. 본 연구에서 재산정한 수혜면적과 수로 네트워크는 정확한 용수 수요량 및 공급량 산정, 관개 효율 분석 등과 같은 농업용수 분석 전반에 기초자료로 활용 가능할 것으로 판단된다.