• 정보처리학회논문지A
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• 제10A권4호
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• pp.347-356
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• 2003

DCT 알고리즘은 내적을 효율적으로 처리할 수 있는 하드웨어 구조가 필수적이다. 내적 연산을 위한 기존의 방법들은 하드웨어 복잡도가 높기 때문에, 이론 줄이기 위한 방법으로 연산 공유 승산기가 제안되었다. 하지만 기존의 연산 공유 승산기는 전처리기 및 선택기의 비효율적 구조로 인한 성능저하의 문제점을 가지고 있다. 본 논문에서는 새로운 연산 공유 승산기를 제안하고 이를 1차원 DCT 프로세서에 적용하여 구현하였다. 연산 공유 승산기의 구조 및 논리 합성 비교 시 새로운 승산기는 기존에 비해 효율적인 하드웨어 구성이 가능함을 확인하였고, 1차원 DCT 프로세서 설계 시 기존 구현 방식들에 비해 우수한 성능을 나타내었다.

• ETRI Journal
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• 제13권2호
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• pp.9-14
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• 1991

직병렬 승산기는 피승수와 승수중 어느 하나가 병렬로 입력되고 또다른 수는 직렬로 입력되는 구조를 가지며, 디지틀 신호처리, 온라인 응용, 특수 목적용 계산 시스팀 등에서 많이 이용되고 있다. 본 논문에서는 2 의 보수를 위한 직병렬 승산기의 논리구조를 제안한다. 제안한 2의 보수 직병렬 승산기는 효과적인 2의 보수 직병렬 승산 알고리즘에 의해서 모든 데이터 신호가 국부적 연결만으로 구성되며, 간단하고 모듈화된 하드웨어의 구성으로 쉽게 설계할 수 있다. 이 승산기는 무부호 승산과 마찬가지로 2n+1 사이클만을 필요로 하고, 각 사이클 시간은 무부호 직병렬 승산에 비해서 2의 보수 승산을 위한 XOR 게이트의 지연시간이 추가된 것뿐이다. 또한, 제안한 2의 보수 직병렬 승산기는 VLSI 구현에 매우 적합한 구조를 지닌다.

• Journal of the Korean Data and Information Science Society
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• 제10권1호
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• pp.29-36
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• 1999

분할표 분석에서 승산비 (odds ratio)에 대한 추론은 중요하다. 이에 대한 정확한 추론은 비중심초기하(noncentral hypergeometric) 분포의 누적확률등의 계산이 요구되어 표본의 크기가 클 경우 많은 양의 계산과 계산시간이 요구되므로 StatXact 등의 프로그램을 이용하는 것이 일반적이다. 본 논문에서는 정확한 추론에 대한 대안적 방법으로 안부점 근사(saddlepoint approximation)의 결과를 이용한 점근적 추론법을 제시하였다. 이 방법은 비교적 소표본의 경우에도 정확한 추론의 결과와 일치하며, 기존의 정규근사를 이용한 방법에 비해 매우 뛰어난 정확도를 유지함을 예제를 통해 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2001년도 추계종합학술대회
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• pp.617-620
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• 2001

N-비트$\times$N-비트 승산에서 승산결과 2N-비트 중 상위 N-비트만을 출력하는 절사형(truncated) Booth 승산기의 절사오차 최소화를 위한 효율적인 오차보상 방법을 제안하였다. 제안된 방법을 적용하여 작은 칩 면적과 저전력 특성을 갖는 절사형 승산기를 설계하고 면적, 절사오차 등을 기존의 방식과 비교하였다. 제안된 절사형 Booth승산기는 승산결과의 하위 N-비트를 계산하는 회로를 생략하므로 절사되지 않은 일반 승산기에 비해 게이트 수가 약 35%~4o% 정도 감소한다. 본 논문에서 설계된 전사형 Booth 승산기는 기존의 고정 오차보상 방법을 적용한 경우에 비해 평균오차를 약 30%~40% 정도 줄일 수 있다.

• 한국정보통신학회논문지
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• 제6권2호
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• pp.323-329
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• 2002

N-비트$\times$N-비트 2의 보수 승산에서 승산결과 2N-비트만을 출력하는 절사형 Booth 승산기의 절사오차 최소화를 위한 효율적인 오차보상 방법을 제안하였다. 제안된 방법을 적용하여 작은 칩 면적과 저전력 특성을 갖는 절사형 승산기를 설계하고 면적, 절사오차 등을 기존의 방식과 비교하였다. 제안된 절사형 Booth 승산기는 승산결과의 하위 N-비트를 계산하는 회로를 생략하므로, 절사되지 않은 일반 승산기에 비해 게이트 수가 약 35% 정도 감소한다. 본 논문에서 설계된 절사형 Booth 승산기는 기존의 고정 오차보상 방법을 적용한 경우에 비해 평균오차를 약 60% 정도 줄일 수 있다. 제안된 방법을 적용하여 16-비트$\times$16-비트 절사형 승산기를 0.35-$\mu\textrm{m}$ CMOS 공정을 이용하여 full-custom 방식으로 설계하였다. 약 3.000개의 트랜지스터로 구성되는 승산기 코어는 330-$\mu\textrm{m}$$\times$262-$\mu\textrm{m}$의 면적을 가지며, 3.3-V 전원전압에서 200-MHz로 동작 가능하며 약 20-㎽의 전력소모 특성을 갖는다.

• 대한교통학회지
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• 제35권4호
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• pp.307-320
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• 2017

본 연구는 메타분석(Meta-Analysis) 기법을 적용하여 ESC(Electronic Stability Control) 시스템의 교통안전 측면의 효과를 평가하였다. 교통안전성의 평가지표로 사고율, 사망사고율, 통제상실 사고율을 설정하였으며 ESC를 주요 키워드로 선정하여 기존 문헌을 수집하였다. 수집된 연구결과를 승산비의 효과크기(Effect-size)로 정리하였고, 개별 연구들 간의 이질성을 고려하여 랜덤효과모형을 적용해 통합 승산비 효과크기를 도출하였다. 분석결과, 사고율의 승산비 효과크기는 0.90으로 차량에 ESC 적용 시 사고율이 10% 감소하는 것으로 나타났다. 또한 사망사고율의 승산비 효과크기는 0.64로 차량에 ESC 시스템 적용 시 사망사고율이 36% 감소하는 것으로 분석되었다. 통제상실 사고율의 승산비 효과크기는 0.73으로 도출되어 ESC 시스템 적용 시통제상실 사고율이 27% 감소하는 것으로 분석되었다. 본 연구의 결과는 상용차 ESC 장착 의무화를 위한 제도 정비 및 관련 기술 개발 전략 수립 시 유용하게 활용될 수 있을 것으로 판단된다.

• 한국정보통신학회논문지
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• 제4권5호
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• pp.1143-1150
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• 2000

단정도 (single-precision) 승산과 배정도 (double-precision) 승산을 연산할 수 있는 이중 모드 승산기 (dual mode multiplier; DMM)를 $0.25-\mum$ 5-metal CMOS 공정으로 설계하였다. 단정도 승산기 회로를 사용하여 배정도 승산을 연산할 수 있는 효율적인 알고리듬을 제안하였으며, 이는 배정도 승산을 4개의 단정도 부분 승산으로 분할하여 순차적인 승산-누적 연산으로 처리하는 방법을 기초로 한다. 제안된 방법은 배정도 승산기에 비해 latency와 throughput cycle은 증가하나, 회로 복잡도를 약 113로 감소시킬 수 있어 칩 면적과 전력소모 측면에서 장점을 갖는다. 설계된 DMM은 radix-4 Booth receding과 redundant binary(RB) 연산을 적용하여 설계된 $28-b\times28-b$ 단정도 승산기, 누적기 그리고 동작모드 선택을 위한 단순한 제어회로 등으로 구성되며, 약 25,000개의 트랜지스터와 $0.77\times0.40-m^2$의 면적을 갖는다. 시뮬레이션 결과, 2.5-V 전원전압에서 200-MHZ의 클록 주파수로 안전하게 동작할 수 있을 것으로 예상되며, 평균 전력소모는 배정도 승산모드에서 약 130-㎽이 다.

• 한국통신학회논문지
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• 제14권3호
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• pp.235-239
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• 1989

유한체 GF($2^m$)상에서 임의의 두 원소를 곱하는 승산기를 제시하였으며 동작과정을 단계별로 설명하였다. 본 논문에서 제시된 회로는 기준의 선형궤한 치환 레지스터를 이용한 회로가 변형된 형태로서 m단 궤환치환 레지스터, m-1개의 플립플롭, m개의 AND게이트, 그리고 m-입력 XOR 게이트로 구성되며 회로가 간단하다. GF($2^m$)의 두 원소를 곱할 때, 기존의 치환 레시스터 승산기는 m번 치환하면 곱셈의 결과가 레지스터에 축적되므로 m클럭시간 만큼 지연되는 반면 제안된 승산기는 입력되고부터 직렬출력을 얻을 때까지 m-1 클럭시간이 소요되며 cellular-array 승산기에 비해 매우 간단하고 systolic 승산기에 비해서는 지연시간도 단축된다.

• 전기전자학회논문지
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• 제7권1호
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• pp.9-15
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• 2003

본 논문은 암호화 장치 및 오류정정부호화 장치 등에서 핵심적으로 사용되고 있는 유한체승산기(finite-field multiplier)의 최적화된 구조를 제안한다. 제안된 구조는 LFSR(Linear Feedback Shift Register)구조를 갖는 유한체 승산기에서 소비전력과 회로면적을 최소화 하여 기존의 LFSR 구조를 바탕으로 하는 유한체 승산기에 비하여 효율적인 승산을 이루도록 한다. 기존의 LFSR 구조의 유한체 승산기는 m비트의 다항식을 승산 하는데 3${\cdot}$m개의 플립플롭(flip-flop)이 필요하다. 1개의 플립플롭은 2개의 래치(latch)로 구성되기 때문에 6${\cdot}$m개의 래치가 소요된다. 본 논문에서는 4${\cdot}$m개의 래치(m 개의 플립플롭과 2${\cdot}$m개의 래치)로 m 비트의 다항식을 승산 할 수 있는 유한체 승산기를 제안하였다. 본 논문의 유한체 승산기는 기존의 LFSR 구조의 유한체 승산기에 비하여 회로구현에 필요한 래치의 개수가 1/3(약 33%)이 감소하였다. 결과적으로 기존의 방법에 비하여 저 소비전력 및 저 면적의 유한체 승산기를 암호화 장치 및 오류정정부호화 장치 등에서 효과적으로 사용이 가능하다.

• 한국정보처리학회논문지
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• 제2권6호
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• pp.969-973
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• 1995

본 논문에서는 기존의 병렬 승산기 어레이에서 사용된 CSA(carry select adder) 셀 구조를 수정하여 승산시간을 감소하는 새로운 병렬 승산기 어레이를 제안한다. MCSA(modified CSA)의 입력에 가수와 피가수가 자리올림보다 먼저 인가된다. 그리고 자리올림 전달 가산기를 위하여 DCSA(doubled inverted imput CSA)를 설계하여 최종 승산항 다음에 추가한다. 제안된 안은 MCSA와 DCSA를 사용하여 설계하고 모의실험을 한다. 회로의 크기는 기존의 CAS셀을 사용한 기존의 승산기 어레이에 비하여 약 13% 증가했지만 연산시간은 약 52% 감소함을 확인하였다.