• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2000년도 가을 학술발표논문집 Vol.27 No.2 (1)
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• pp.593-595
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• 2000

본 논문에서는 최적확장체(Optimal Extension Field; OEF)에서 정의되는 타원곡선 상에서 효율적인 스칼라 곱셈 알고리즘을 제안한다. 이 스칼라 곱셈 알고리즘은 프로비니어스 사상(Frobenius map)을 이용하여 스칼라 값을 Horner의 방법으로 Base-Ф 전개하고, 이 전개된 수식을 일괄처리 기법(batch-processing technique)을 사용하여 연산한다. 이 알고리즘을 적용할 경우, Kobayashi 등이 제안한 스칼라 곱셈 알고리즘보다 40% 정도의 성능향상을 보인다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 춘계학술대회
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• pp.686-689
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• 2009

본 논문에서는 타원곡선 암호를 위한 스칼라 곱셈기의 설계에 대해 기술한다. 설계된 스칼라 곱셈기는 스마트카드 표준에 기술된 163-비트의 키 길이를 가진다. 유한체 $GF(2^{163})$ 상에서 스칼라 곱셈의 연산량을 줄이기 위해 complementary recoding 방식을 적용한 Non-Adjacent-Format(NAF) 변환 알고리듬을 적용하여 설계하였다. 설계된 스칼라 곱셈기 코어는 $0.35-{\mu}m$ CMOS 셀 라이브러리로 합성하여 32,768 게이트로 구현되었으며, 150-MHz@3.3-V로 동작한다. 설계된 스칼라 승산기는 스마트카드용 타원곡선 암호 하드웨어 구현을 위한 IP로 사용될 수 있다.

• 한국정보통신학회논문지
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• 제8권6호
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• pp.1212-1217
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• 2004

타원곡선 암호시스템에서의 가장 큰 뼈대가 되는 연산은 스칼라 곱셈 연산이다. 이러한 타원 곡선유한체 내에서 유한체 곱셈과 유한체 나눗셈보다 한 계층 상위의 개념에서 수행되는 스칼라 곱셈의 구현은 주로 두배점-덧셈(double-and-add)이라는 방식이 많이 쓰였고 〔1, 최근에는 NAF(Non Adjacent Format) 〔2〕 알고리즘이 제안되었다. 본 논문에서는 radix4 Booth's 알고리즘을 응용하여 기존 방식보다 한 단계 더 효율적인 스칼라 곱셈 알고리즘을 제안하였다 기존의 double-and-add 알고리즘으로 처리하였던 스칼라 곱셈 방식을 개선한 새로운 네배점-덧셈(quad-and-add) 알고리즘을 유도한 다음, 이를 사용하기 위하여 새로운 네배점(point quadruple; quad( )) 연산을 유도하고 증명하였다. 유도한 수식들은 C 프로그램과 HDL을 사용하여 실제 계산에 응용하여 증명하였다. 제안된 타원곡선 스칼라 곱셈 방식은 타원곡선 암호시스템 응용 분야의 효율적이고 빠른 연산을 처리하는데 적용할 수 있다.

• 정보보호학회논문지
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• 제11권5호
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• pp.17-30
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• 2001

본 논문에서는 타원곡선 암호시스템에 필요한 스칼라 곱셈기를 $GF(2^{163})$의 standard basis상에서 구현하였다. 스칼라 곱셈기는 래딕스-16 유한체 직렬 곱셈기와 유한체 역수기로 구성되어 있다. 스칼라 곱셈을 계산하기 위해서는 유한체 곱셈, 덧셈과 역수의 계산이 필요하지만, 기존의 스칼라 곱셈기는 이러한 스칼라 곱셈을 유한체 곱셈기만으로 계산하였으므로 역수를 계산하는데 많은 시간을 소모하였다. 따라서, 본 논문의 중요한 특징은 가장 많은 연산시간을 필요로 하는 역수 연산을 빠르게 계산하기 위해 유한체 역수기를 추가 사용한 것이다. 유한체 역수기는 기존의 많은 구현 사례 중 두 번의 곱셈 시간이 소요되는 확장 유클리드 알고리즘(Extended Euclid Algorithm)을 이용하였다. 본 논문에서 구현한 유한필드 곱셈기와 역수기는 하드웨어 구조가 규칙적이어서 확장성이 용이하고, 파이프라인 구조와 하드웨어 리소스의 재활용을 이용해 계산과정에서 100%의 효율(throughput)을 발휘할 수 있는 구조를 가지고 있다. 스칼라 곱셈기는 현대전자 0.6$\mu\textrm{m}$ CMOS 공정 라이브러리인 IDEC-C631을 이용하여 예측한 결과 최대 140MHz까지 동작이 가능하며, 이때 데이터 처리속도는 64Kbps로 163bit 프레임당 2.53ms 걸린다. 이러한 성능의 스칼라 곱셈기는 전자서명(Digital Signature), 암호화 및 복호화(encryption & decryption) 그리고 키 교환(key exchange)등에 효율적으로 사용될 수 있을 것으로 여겨진다.

• 한국정보통신학회논문지
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• 제13권10호
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• pp.2154-2162
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• 2009

스마트카드 보안용 타원곡선 암호를 위한 스칼라 곱셈기를 설계하였다. 스마트카드 표준에 기술된 163-비트의 키 길이를 지원하며, 유한체 (finite field) 상에서 스칼라 곱셈의 연산량을 줄이기 위해 complementary receding 방식을 적용한 Non-Adjacent Format (NAF) 변환 알고리듬을 적용하여 설계되었다. 설계된 스칼라 곱셈기 코어는 0.35-${\mu}m$ CMOS 셀 라이브러리로 합성하여 32,768 게이트로 구현되었으며, 150-MHz@3.3-V로 동작한다. 설계된 스칼라 승산기는 스마트카드용 타원곡선 암호 알고리듬의 전용 하드웨어 구현을 위한 IP로 사용될 수 있다.

• 정보보호학회논문지
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• 제13권5호
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• pp.169-177
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• 2003

본 논문에서는 DPA와 Goubin의 공격을 동시에 방어하도록 하는 타원곡선 스칼라 곱셈 알고리듬의 일반적인 조건을 제시하며, 제시된 조건을 만족하면 두 공격 모두를 방지할 수 있음을 보인다. 이러한 조건을 만족하는 것으로는 Ha-Moon의 재부호화 방법을 이용한 랜덤 스칼라 곱셈 알고리듬이 있음을 보이고, 또한 Ha-Moon의 재부호 방법을 변형하여 두 공격을 방지하는 새로운 재부호화 알고리듬을 제안한다. 효율성 면에서 제안하는 스칼라 곱셈 방식은 Izu-Takagi의 스칼라 곱셈방법(y-좌표를 계산하지 않고 Montgomery-ladder를 사용)과 비교될 만큼 효율적이다. 제안하는 스칼라 곱셈은 랜덤화된 사영좌표와 기저점 은닉(bsae point blinding) 또는 isogeny 함수를 결합한 방법보다 빠르다. 또한 Izu-Takagi의 경우 은닉 또는 isogeny 함수 방법을 이용하면 상당량의 시스템 파라미터를 EEPROM에 저장해야 하는 단점이 있지만 이것은 제안하는 스칼라 곱셈 방법에는 해당되지 않는다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2022년도 춘계학술대회
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• pp.246-248
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• 2022

Bernstein이 제안한 새로운 타원곡선 형태인 이진 에드워즈 곡선 (binary Edwards curves; BEdC)는 예외점이 없어 완전한 덧셈 법칙이 만족한다. 본 논문에서는 투영 좌표계를 적용한 BEdC 상의 점 스칼라 곱셈의 효율적인 하드웨어 구현에 대해 기술한다. 점 스칼라 곱셈을 위해 modified Montgomery ladder 알고리듬을 적용하였으며, 257-비트 이진 덧셈기와 이진 제곱기, 32-비트 이진 곱셈기를 사용하여 하위 이진체 연산을 구현했다. Zynq UltraScale+ MPSoC 디바이스에 구현하여 설계된 BEdC 크립토 코어를 검증하였으며, 점 스칼라 곱셈 연산에 521,535 클록 사이클이 소요된다.

• 한국정보과학회논문지:시스템및이론
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• 제31권10호
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• pp.588-592
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• 2004

스칼라 곱셈은 정수 $textsc{k}$와 타원곡선 상의 한 점 P가 주어졌을 때 $textsc{k}$P를 계산하는 연산이다. 스칼라 곱셈을 빠르게 하기 위한 일반적인 방법으로 Agnew Mullin, Vanstone은 고정된 값의 해밍 웨이트를 갖는 스칼라 $textsc{k}$를 이용하는 방법을 제안하였다. 본 논문에서는 고정된 값의 부호화 해밍 웨이트를 갖는 $textsc{k}$를 이용하는 방법을 제안하고, 이 방법이 더 안전함을 보인다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 춘계학술대회
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• pp.188-190
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• 2017

투영(projective) 좌표계를 이용한 스칼라 곱셈(scalar multiplication) 연산을 지원하는 224-비트 타원곡선 암호(Elliptic Curve Cryptography; ECC) 프로세서의 설계에 대해 기술한다. 소수체 GF(p)상의 덧셈, 뺄셈, 곱셈 등의 유한체 연산을 지원하며, 연산량과 하드웨어 자원소모가 큰 나눗셈 연산을 제거함으로써 하드웨어 복잡도를 감소시켰다. 수정된 Montgomery ladder 알고리듬을 이용하여 스칼라 곱셈 연산을 제어하였으며, 단순 전력분석에 보다 안전하다. 스칼라 곱셈 연산은 최대 2,615,201 클록 사이클이 소요된다. 설계된 ECC-P224 프로세서는 Xilinx ISim을 이용한 기능검증을 하였다. Xilinx Virtex5 FPGA 디바이스 합성결과 7,078 슬라이스로 구현되었으며, 최대 79 MHz에서 동작하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2019년도 춘계학술대회
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• pp.254-256
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• 2019

소수체 GF(p)와 이진체 $GF(2^m)$ 상의 다중 타원곡선을 지원하는 듀얼 필드 ECC (DF-ECC) 프로세서를 설계하였다. DF-ECC 프로세서의 저면적 설와 다양한 타원곡선의 지원이 가능하도록 워드 기반 몽고메리 곱셈 알고리듬을 적용한 유한체 곱셈기를 저면적으로 설계하였으며, 페르마의 소정리(Fermat's little theorem)를 유한체 곱셈기에 적용하여 유한체 나눗셈을 구현하였다. 설계된 DF-ECC 프로세서는 스칼라 곱셈과 점 연산, 그리고 모듈러 연산 기능을 가져 다양한 공개키 암호 프로토콜에 응용이 가능하며, 유한체 및 모듈러 연산에 적용되는 파라미터를 내부 연산으로 생성하여 다양한 표준의 타원곡선을 지원하도록 하였다. 설계된 DF-ECC는 FPGA 구현을 하드웨어 동작을 검증하였으며, 0.18-um CMOS 셀 라이브러리로 합성한 결과 22,262 GEs (gate equivalences)와 11 kbit RAM으로 구현되었으며, 최대 100 MHz의 동작 주파수를 갖는다. 설계된 DF-ECC 프로세서의 연산성능은 B-163 Koblitz 타원곡선의 경우 스칼라 곱셈 연산에 885,044 클록 사이클이 소요되며, B-571 슈도랜덤 타원곡선의 스칼라 곱셈에는 25,040,625 사이클이 소요된다.