• 제목/요약/키워드: 쉬프트

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전 병렬구조 기반 8.1 Gbps 고속 및 다중 모드 QC-LDPC 복호기 (8.1 Gbps High-Throughput and Multi-Mode QC-LDPC Decoder based on Fully Parallel Structure)

  • 정용민;정윤호;이성주;김재석
    • 전자공학회논문지
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    • 제50권11호
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    • pp.78-89
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    • 2013
  • 본 논문은 전 병렬구조를 기반으로 고속으로 동작하며 다중 모드를 지원하는 quasi-cyclic (QC) low-density parity-check(LDPC) 복호기를 제안한다. 제안하는 QC-LDPC 복호기는 고속 throughput을 지원하기 위하여 전 병렬구조를 기반으로 설계되었다. 전 병렬구조를 사용함에 따라 발생하는 인터커넥션의 복잡도 문제는 broadcasting 기반의 sum-product 알고리즘의 사용과 저복잡도 순환 쉬프트 네트워크를 제안함으로써 해결하였다. 또한, 전 병렬구조에서 체크 노드 프로세서와 변수 노드 프로세서의 사용량이 많아 발생하는 복잡도 문제를 제안하는 결합된 체크 및 변수 노드 프로세서를 통하여 해결하였다. 제안하는 QC-LDPC 복호기는 라우팅 방식의 인터커넥션 네트워크, 다중 모드를 지원하는 결합된 체크 및 변수 노드 프로세서와 순환 쉬프트 네트워크를 통하여 다중 모드를 지원할 수 있다. 제안하는 QC-LDPC decoder는 100 MHz 클락 주파수로 동작하며, 다중 모드를 지원하고 (1944, 1620) QC-LDPC 부호에 대해서 8.1 Gbps의 throughput을 지원한다.

HDTU용 8$\times$8 최적화 정수형 여현 변환의 VLSE 구조 (A VLSI Architecture of an 8$\times$8 OICT for HDTV Application)

  • 송인준;황상문;이종하;류기수;곽훈성
    • 전자공학회논문지T
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    • 제36T권1호
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    • pp.1-7
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    • 1999
  • 본 논문에서는 실시간 영상처리 시스템나 HDTV에서의 영상신호 압축 및 복원의 실시간처리를 위해 사용하는 고성능 2-D DCT 프로세서의 VLSI 구조를 최적화 정수형 여현 변환(OICT)의 고속 연산 알고리즘을 이용하여 구현하였다. OICT의 고속 연산 알고리즘의 계수는 정수값이어서 변환시 정수형 연산을 수행하게 되므로 부동소수점 연산을 수행하는 DCT에 비해 전체적으로 하드웨어의 복잡도와 속도를 향상시킬 수 있다. 제안한 VLSI 구조는 이러한 OICT의 장점을 설려 곱셈기를 입력값의 쉬프트와 덧셈기만으로 구성하여 고속연산을 수행하게 하므로써 비용과 속도를 개선할 수 있었다.

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VTR 기록을 위한 HDTV 영상신호의 압축 알고리즘 (Compression Algorithm of HDTV Video Signals for VTR Recording)

  • 조돈민;박동권;원치선;박진우;여지희;구형서;이종화
    • 방송공학회논문지
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    • 제1권2호
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    • pp.108-117
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    • 1996
  • 본 논문에서는 HDTV 신호를 디지털 VTR에 저장하기 위한 웨이브렛 변환 기반 압축 방법을 제안하였다. 웨이브렛 기반 압축 방법은 기존에 잘 알려져 있는 DCT를 기반으로 한 압축 방법과는 다르게 낮은 주파수 영역에서 공간 영역의 정보를 그대로 유지하고 있다. 그러므로 웨이브렛 기반 압축 방법의 이러한 특성은 VTR의 편집 및 변속 기능에 매우 적합하다. 또한 본 논문에서 사용한 웨이브렛 변환 필터는 쉬프트 연산과 덧셈만으로 곱셈을 대체할 수 있으므로 계산상의 복잡도를 감소시킬 수 있었다. 4:1 정도 압축시 복원된 HDTV 신호는 방송용으로 사용하기에 충분한 화질을 유지했다.

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수식 속성 문법 단순화에 대한 연구 (A Research on the Simplification of the Expression Attribute Grammar)

  • 정용주
    • 한국멀티미디어학회논문지
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    • 제14권2호
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    • pp.282-287
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    • 2011
  • 속성문법은 각 구문규칙에 의미론을 추가한 문법체계이다. 그러나 이 속성문법은 그 추가적인 규칙들 때문에 구성과 이해의 어려움이 있다. 대부분 속성 문법에서 그 규모가 크고 복잡하기 때문에 규모의 수가 작고 단순하면 좋을 것이다. 그래서 본 논문에서는 LR 파싱을 할 때 수식을 위한 속성문법의 규모를 줄일 수 있는 방법을 연구하였다. 이것은 수식의 종류를 고려한 방식이다. 즉 수식의 종류들 사이의 의미적 포함관계를 성립시키면 보다 단순하고 작은 규모의 속성 문법으로 구성될 수 있음을 보여준다.

저연산을 위한 수정된 3차 회선 스케일러 구현 (Implementation of a Modified Cubic Convolution Scaler for Low Computational Complexity)

  • 전영현;윤종호;박진성;최명렬
    • 한국멀티미디어학회논문지
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    • 제10권7호
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    • pp.838-845
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    • 2007
  • 본 논문에서는 디지털 영상을 확대하거나 축소하기 위한 수정된 3차 회선(Cubic Convolution) 스케일러를 제안하였다. 제안된 기법은 기존의 3차 회선 기법보다 적은 연산량을 가진다. 연산량을 감소시키기 위해 인접 화소의 차이값을 이용한 보간 기법을 선택하였고, 기존 3차 회선 기법의 3차 함수를 선형 함수로 변경하였다. 제안된 기법의 가중치를 계산하기 위해 덧셈기와 베럴 쉬프트(Barrel Shift)를 사용하였다. 제안된 기법은 기존의 기법과 연산량 그리고 화질에 대하여 비교하였다. 제안된 기법은 HDL로 설계 및 검증을 하였고, Xilinx Virtex FPGA을 사용하여 합성하였다.

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비선형 로직의 통계적 검정 (A Statistical Test for the Nonlinear Combiner Logic)

  • 성둘옥;신상욱;이경현
    • 한국정보처리학회논문지
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    • 제3권2호
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    • pp.225-230
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    • 1996
  • 최대 주기를 갖는 n차 선형 쉬프트 레지스트(m-LFSR)를 비선형 논리로 결합 하여 키 출력 수열을 발생시키는 이진 난수 발생기의 출력 수열과 입력 m-LFSR출력 수열과 의 입.출력 상관관계를 이용한 통계적 검정법을 제안한다. 제안된 검정법은 비선형 함수의 출력과 입력 변수들 간의 상호 정보량으로 분할표의 동질성을 이용하며 $\chi$2- 검정을 수행한다. 또한 제안된 검정법을 대표적인 몇몇 비선형 암호 시스템에 적용한 컴퓨터 시뮬레이션 결과를 기술함 으로서 제안된 검정법이 강력한 알고리즘 설계 기준의 평가 척도로써 이용될 수 있슴을 보인다.

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MSER을 이용한 다중 스케일 영상 분할과 응용 (Multi-scale Image Segmentation Using MSER and its Application)

  • 이진선;오일석
    • 한국콘텐츠학회논문지
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    • 제14권3호
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    • pp.11-21
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    • 2014
  • 다중 스케일 영상 분할은 영상 스타일링과 의료진단과 같은 여러 응용에서 매우 중요하다. 이 논문은 다중 스케일 구조를 확보하며 안정적이고 효율적인 MSER에 기반을 둔 새로운 알고리즘을 제안한다. 이 알고리즘은 영상에서 MSER를 수집한 후, 이것들을 특정한 순서대로 영상에 다시 그려 넣음으로써 영상을 분할한다. 영상 경계를 평활화하고 잡음을 제거하기 위한 계층적 모폴로지 연산을 제안한다. 알고리즘의 다중 스케일 특성을 보이기 위해, 여러 종류의 상세 단계 제어의 효과를 영상 스타일링에 적용한다. 제안한 기법은 이러한 효과를 시간이 많이 걸리는 다중 가우시언 평활화없이 수행한다. 분할 품질과 계산 시간 측면에서 민쉬프트-기반 Edison 시스템과 비교 결과를 제시한다.

니트웨어 소재 특성에 다른 패턴 개발 연구 - 쉬프트 원피스 드레스를 중심으로 - (A Study on the Pattern Development of Knitwear According to Yarn Property - Focused on Shift One-Piece Dress -)

  • 윤혜준;송미령
    • 복식문화연구
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    • 제13권6호통권59호
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    • pp.896-909
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    • 2005
  • In need of studies on the kinds and structure of thread, the biggest variable factor in knitwear patterns, this study attempts: to examine the physical properties by thread type to basically establish systematic data in order to utilize various mixture and structure of yarn and to contribute to the development of optical patterns by building a systemic and scientific methods to produce knit wear patterns though a statistical analysis of the relation between the variations and physical properties. The results is as follows: with time, a feature of knit, which causes instability making it difficult to maintain the original shape, related to material properties, the weight and expansibility recovery rate have the greatest influence on the variation of wale lengths, though the amount varies by material. The variation of course contraction is closely related to density, the dense fabrics showing the highest values, due to the bust of the human body, the wale length variation of the front is greater than that of the back, by a regression analysis of material properties and the variations is obtained showing the weight, density and expansibility recovery rate have the greatest influence on the wale extension and course contraction of knit.

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디지털 I-PD 위상 쉬프트 제어기를 가진 개선된 영전류.영전압 스위칭 공진형 컨버터의 설계 (The Design of an Improved ZCZVS Resonant Type Converter by Digital I-PD Phase-shift Controller)

  • 김영문;안인모;김해재;신동률;김동완
    • 대한전기학회:학술대회논문집
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    • 대한전기학회 2000년도 학술대회 논문집 전문대학교육위원
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    • pp.66-70
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    • 2000
  • This paper deal with a design and a constant output power control of Zero Current Zero Voltage Switching(ZCZVS) resonant type DC-DC converter by a digital I-PD phase shift controller. When the DC-DC converter for a high density and a high effect control is operated in high speed switching, the switching loss and switching stress of the switching devices are increased. So, the ZCZVS method, which has the phase shift control with the digital I-PD controller, must be use in order to reduce its. And the constant output power voltage that controlled by the digital I-PD controller tracks a reference without steady state error in variable input voltage. The validity of control strategy that proposed is verified experimental results by the Digital Signal Processor TMS320C32.

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저면적 제곱기 및 고정길이 제곱기의 설계 (Area-Efficient Squarer and Fixed-Width Squarer Design)

  • 조경주
    • 대한전자공학회논문지SD
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    • 제48권3호
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    • pp.42-47
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    • 2011
  • 제곱기의 부분곱 행렬은 대칭이므로 부분곱을 폴딩(folding), 쉬프트, 재배열하여 부분곱 행렬의 높이를 줄일 수 있다. 본 논문에서는 기존 제곱기와 비교하여 효율적인 제곱기의 설계 방법을 제안한다. 또한, 제안한 제곱기에 대해 고정길이 제곱기의 설계 방법을 제안한다. 시뮬레이션을 통해 제안한 제곱기는 기존 제곱기와 비교하여 면적은 약 17%, 지연시간(propagated delay time)은 약 10%, 전력소모는 약 10%까지 감소시킬 수 있음을 보인다. 제안한 고정길이 제곱기는 기존 고정길이 제곱기와 비교하여 절대오차와 평균오차의 성능비교에서 우수하면서, 일반 제곱기(full-width)와 비교하여 면적, 지연시간, 전력소모를 각각 30%, 16%, 28%까지 감소시킬 수 있음을 보인다.