• 한국정보통신학회논문지
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• 제17권4호
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• pp.953-958
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• 2013

본 논문에서는 고성능 HEVC 복호기를 위한 효율적인 $32{\times}32$ 역변환기 하드웨어 구조를 제안한다. HEVC는 4k, 8k 이미지와 같이 기존의 이미지코덱에 비해 훨씬 더 큰 크기의 이미지를 처리할 수 있는 새로운 영상 압축 표준이다. 큰 이미지의 데이터를 효과적으로 처리하기 위해 다양한 새 블록 구조를 채택하였으며, 이 블록들은 $4{\times}4$, $8{\times}8$, $16{\times}16$, $32{\times}32$으로 구성되었다. 이 논문에서는 $32{\times}32$ 역변환기의 효과적인 구조를 제안하며, 역변환기의 구조는 $32{\times}32$ 행렬을 $16{\times}16$ 행렬로 재구성하고 쉬프트와 덧셈기로 구성된 곱셈기를 사용하여 연산을 단순화 하였으며 멀티 사이클 패스를 구현하여 낮은 주파수에서도 동작이 가능하도록 설계하였다. 또한 HEVC 코덱의 다양한 크기의 변환이나 순방향 변환 블록에 쉽게 적용할 수 있다.

• 융합신호처리학회논문지
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• 제11권3호
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• pp.244-249
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• 2010

차세대 멀티 레벨 셀 플래시 메모리들을 위해 복잡도가 낮은 에러 정정 코드 구현에 대한 요구가 커지고 있다. 일반적으로 부 표현 (sub-expression) 들을 공유하는 것은 복잡도와 칩 면적을 줄이기 위한 효과적인 방법이다. 본 논문에서는 직렬 선형 귀환 쉬프트 레지스터 구조를 기반으로 부 표현들을 이용한 저 복잡도 m-비트 병렬 BCH 인코더 구현 방법을 제안한다. 또한, 부 표현들을 탐색하기 위한 일반화된 방법을 제시한다. 부 표현들은 패리티 생성을 위해 사용하는 행렬(생성 행렬, generator matrix)의 부 행렬 (sub-matrix)과 다른 변수들의 합과의 행렬 연산에 의해 표현된다. 부 표현들의 수는 개로 한정되며, 탐색된 부 표현들은 다른 병렬 BCH 인코더 구현을 위해 공유되어질 수 있다. 본 논문은 구현 과정에서 다수의 팬 아웃에 의해 발생하는 문제점(지연)의 해결이 아닌 복잡도(로직 사이즈) 감소에 그 목적이 있다.

• 융합신호처리학회논문지
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• 제14권2호
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• pp.136-146
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• 2013

본 논문에서는 FX 형식의 한일상관기(Korea-Japan Joint VLBI Correlator, KJJVC)의 잔차 지연 보정 알고리즘을 제안하였다. KJJVC의 초기 잔차 지연보정 알고리즘에는 연산의 고속화를 위해 정수 연산과 위상보정 계수를 위한 cos/sin table을 도입하였다. 그리고 잔차 지연 알고리즘의 초기설계에서 데이터의 타이밍과 잔차 지연 위상의 불일치와 비트쉬프트와 잔차 지연 위상의 불일치 문제를 해결하였다. VCS의 잔차 지연 알고리즘의 최종 설계에서는 잔차 지연보정된 값을 FFT segment에 적용할 때 잔차 지연 보정 회전 메모리가 초기화 되지 않는 것을 수정하였다. 제안한 잔치 지연 보정 알고리즘을 이용하여, 교차 전력 스펙트럼의 대역폭 모양이 모든 대역폭에 대해서 손실이 없이 평탄한 것을 확인하였다. 제안한 잔차 지연보정 알고리즘의 유효성을 확인하기 위해 시뮬레이터와 KJJVC를 이용하여 실제 관측데이터를 대상으로 상관처리 시험을 수행하였다. 실험결과를 통하여 제안한 잔차 지연 보정 알고리즘이 KJJVC에 잘 적용되고 있으며, 신호대 잡음비가 약 8% 향상되는 것을 확인하였다.

• 대한전자공학회논문지SD
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• 제44권2호
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• pp.34-45
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• 2007

오버샘플링(oversampling) 방식의 시그마-델타(sigma-delta) A/D 컨버터에서는 오버샘플링된 신호를 최종 Nyquist rate 으로 낮춰주는 디지털 데시메이션 필터가 필수적이다. 본 논문에서는 면적을 크게 줄이면서 time-to-market의 이점을 가져다주는 고해상도 시그마-델타(sigma-delta) A/D 컨버터용 디지털 데시메이션(decimation) 필터의 Verilog-HDL 설계 및 구현을 보였다. 디지털 데시메이션 필터는 CIC(cascaded integrator-comb) filter와 두 개의 half-band FIR filter로 이루어져 있다. FIR필터에서 곱셈연산의 복잡성을 줄이고 면적을 최소화하기 위해 계수를 CSD(canonical signed digit) 코드로 표현하여 사용하였다. 곱셈 연산은 일반 곱셈기 없이 쉬프트 와 덧셈방식을 이용하여 구현되었다. 3단 데시메이션 필터는 $0.25-{\mu}m$ CMOS 공정으로 제작되었고, 필터의 면적은 $1.36mm^2$ 이며 2.8224 MHz의 클럭 주파수에서 4.4 mW의 파워소모를 보였다. 측정 결과 높은 신호대 잡음 비(SNR)를 요구하는 디지털 오디오용 데시메이션(decimation) 필터의 사양을 충분히 만족시키고 있음을 볼 수 있다.