• 한국강구조학회 논문집
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• 제10권3호통권36호
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• pp.473-486
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• 1998

본 논문에서는 쉬프트를 갖는 부분공간 반복법의 제한조건을 제거하여 수치적으로 안정한 고유치해석 방법을 제안 하였다. 쉬프트를 갖는 부분공간 반복범의 주된 단점은 특이성 문제 때문에 어떤 고유치에 근접한 쉬프트를 사용할 수 없어서 수렴성이 저하될 가능성이 있다는 점이다. 본 논문에서는 부가조건식을 이용하여 위와 같은 특이성 문제를 수렴성의 저하없이 해결하였다. 이 방법은 쉬프트가 어떤 고유치와 같은 경우일지라도 항상 비특이성인 성질을 갖고 있다. 이것은 제안방법의 중요한 특성중의 하나이다. 제안방법의 비특이성은 해석적으로 증명되었다. 제안방법의 수렴성은 쉬프트를 갖는 부분공간 반복법의 수렴성과 거의 같고, 두 방법의 연산횟수는 구하고자 하는 고유치의 개수가 많은 경우에 거의 같다. 제안방법의 효율성을 증명하기 위하여, 두개의 수치예제를 고려하였다.

• 한국전산구조공학회논문집
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• 제12권3호
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• pp.371-383
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• 1999

본 논문에서는 중복근을 갖는 구조물에 대한 효율적이고 수치적으로 안정한 고유치해석 방법을 제안하였다. 제안방법은 널리 알려진 쉬프트를 갖는 부분공간 반복법을 개선한 방법이다. 쉬프트를 갖는 부분공간 방법의 주된 단점은 특이성 문제 때문에 어떤 고유치에 근접한 쉬프트를 사용할 수 없어서 수렴성이 저하될 가능성이 있다는 점이다. 본 논문에서는 부가조건식을 이용하여 위와 같은 특이성 문제를 수렴성의 저하없이 해결하였다. 이 방법은 쉬프트가 어떤 단일 고유치 또는 중복 고유치와 같은 경우일지라도 항상 비특이성인 성질을 갖고 있다. 이것은 제안방법의 중요한 특성중의 하나이다. 제안방법의 비특이성은 해석적으로 증명되었다. 제안방법의 수렴성은 쉬프트를 갖는 부분공간 반복법의 수렴성과 거의 같고, 두 방법의 연산횟수는 구하고자 하는 고유치의 개수가 많은 경우에 거의 같다. 제안방법의 효율성을 증명하기 위하여, 두개의 수치예제를 고려하였다.

• 한국정보기술응용학회:학술대회논문집
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• 한국정보기술응용학회 2002년도 추계공동학술대회 정보환경 변화에 따른 신정보기술 패러다임
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• pp.468-478
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• 2002

고품질의 영상 압축기인 JPEG2000의 기본 압축 코덱인 EBCOT(Embedded Block Coding With Optimized Truncation)를 설계하였다. 영상 압축기에서 Context 추출 구현을 위하여 코드블록(Code block)으로 분할하고, 비트플랜(Bit-Plane)코딩을 했으며, 3가지 패스 그룹으로 분리한 후 ZC, RLC, MR, SC를 하였다. 산술부호화는 덧셈 연산과 쉬프트 연산만을 사용하는 MQ-coder를 사용하였으며, Context들의 누적 확률을 추정하여 테이블을 작성하였고, 압축데이터를 산출하였다. 영상 압축을 위한 엔트로피 코더의 하드웨어 구현은 VHDL를 이용하여 설계를 하고, Synopsys사의 논리 회로 합성 도구를 사용하여 합성을 하였으며, Altera사의 FLEX 10K250 Device를 이용하여 FPGA로 구현하였다.

• 한국산업정보학회:학술대회논문집
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• 한국산업정보학회 2002년도 추계공동학술대회
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• pp.468-478
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• 2002

고품질의 영상 압축기인 JPEG2000의 기본 압축 코덱인 EBCOT(Embedded Block Coding With Optimized Truncation)를 설계하였다. 영상 압축기에서 Context 추출 구현을 위하여 코드블록(Code block)으로 분할하고, 비트플랜(Bit-Plane)코딩을 했으며, 3가지 패스 그룹으로 분리한 후 ZC, RLC, MR, SC를 하였다. 산술부호화는 덧셈 연산과 쉬프트 연산만을 사용하는 MQ-coder를 사용하였으며, Context들의 누적 확률을 추정하여 테이블을 작성하였고, 압축데이터를 산출하였다. 영상 압축을 위한 엔트로피 코더의 하드웨어 구현은 VHDL를 이용하여 설계를 하고, Synopsys사의 논리 회로 합성 도구를 사용하여 합성을 하였으며, Altera사의 FLEX 10K250 Device를 이용하여 FPGA로 구현하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2000년도 추계학술발표논문집 (하)
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• pp.911-914
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• 2000

본 논문에서는 화상을 정방블록으로 분할하여, 블록의 휘도 평균값으로부터 교류성분을 예측하는 정수 연산 알고리즘을 검토한다. 본 방식은 정수의 가감산과 비트 쉬프트 조작만으로 실현되고, 종래 방식과 비교하여 예측성능의 열화 없이 계산단가를 대폭으로 저감시킬 수 있다.

• 한국멀티미디어학회논문지
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• 제14권6호
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• pp.759-765
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• 2011

본 논문에서는 소프트웨어로 구현하기 쉽고 안전하면서 빠른 모바일 단말용 고속 스트림 암호 MS64를 제안한다. 제안한 알고리즘은 연산 속도가 빠른 213비트 산술 쉬프트 레지스터 (ASR)을 이용하여 이진 수열을 생성하며, 비선형 변환에서는 워드별 간결한 논리연산으로 64비트 스트림 암호를 출력한다. MS64는 128비트 키를 지원하고 현대 암호 알고리즘이 필요로 하는 안전성을 만족한다. 시뮬레이션 결과 MS64는 32비트 암호인 SSC2에 비교하여 메모리 사용량도 적고 수행 속도도 빨라 고속의 암호처리가 필요한 모바일 단말에 적합하다.

• 한국통신학회논문지
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• 제29권10C호
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• pp.1451-1459
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• 2004

이 논문에서는 MP3에 사용되는 32-point IMDCT 블록의 저전력 hard-wired 구조를 제안하였다. 행렬의 재배열을 통하여 16, 8, 4, 2, 1 cycle에 동작하는 5개의 multirate block을 유도함으로서 저전력 systolic 구조를 제안하였다. 각각의 sub-block들의 곱셈 구현은 덧셈기와 쉬프트로 구현하는 CSD(Cainmic signed digit) 방식을 채택하여 덧셈의 수를 줄임으로서 전력소모를 감소시켰다. 또한 각각의 sub-block들의 전력소모를 더욱 감소시키기 위하여 common sub-expression sharing 방식을 채용함으로서 덧셈의 연산량을 더욱 감소시킨 구조를 제안하였다. 그 결과, 2의 보수형을 사용하는 구조와 비교하여 58.4%의 상대 전력소모를 줄일 수 있었다. 또한 하드웨어 구현을 Verilog-HDL코팅을 통하여 시뮬레이션 함으로서 구조가 정확하게 동작함을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 추계학술대회
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• pp.158-160
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• 2016

전자서명(ECDSA), 키 교환(ECDH) 등에 사용되는 233-비트 타원곡선 암호(Elliptic Curve Cryptography; ECC) 프로세서의 설계에 대해 기술한다. $GF(2^{333})$ 상의 덧셈, 곱셈, 나눗셈 등의 유한체 연산을 지원하며, 하드웨어 자원 소모가 적은 쉬프트 연산과 XOR 연산만을 이용하여 구현하였다. 스칼라 곱셈은 modified montgomery ladder 알고리듬을 이용하여 구현하였으며, 정수 k의 정보를 노출하지 않고, 단순 전력분석에 보다 안전하다. 스칼라 곱셈 연산은 최대 490,699 클록 사이클이 소요된다. 설계된 ECC 프로세서는 Xilinx ISim을 이용한 시뮬레이션 결과값과 한국인터넷진흥원(KISA)의 참조 구현 값을 비교하여 정상 동작함을 확인하였다. Xilinx Virtex5 XC5VSX95T FPGA 디바이스 합성결과 1,576 슬라이스로 구현되었으며, 189 MHz의 최대 동작주파수를 갖는다.

• 한국통신학회논문지
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• 제18권6호
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• pp.773-778
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• 1993

영상처리분야에서 많이 이용되고 있는 이산(離散) 코사인 변환(DCT : Discret Cosine Transform) 처리를 위하여 쉬프트와 덧셈으로 곱셈연산을 대체한 새로운 방법을 제안한다. 제안한 방법을 사용하여 DCT 및 IDCT(Inverse DCT)를 거쳐 재생된 영상은 화질(畵質)의 열화(劣畵)를 육안(肉眼)으로 감지(感知)할 수 없을 정도였으며, PSNR(Peak to peak signal to noise gration) 값도 모두 35dB 이상으로서 본 제안의 우수성이 입증되었다.

• 한국정보통신학회논문지
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• 제16권4호
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• pp.765-770
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• 2012

본 논문에서는 인트라 모드 결정으로 인해 발생되는 연산 복잡도 문제를 줄이기 위해 DCT 기반 인트라 예측을 사용하는 효율적인 하드웨어 구조를 제안한다. 제안된 하드웨어 구조는 처음 입력 블록에 대해 DCT를 수행하고 DCT 계수의 특성을 이용하여 에지 방향성을 예측한다. 그리고 예측된 에지 방향에 해당하는 모드에 대해서만 화면 내 예측을 수행함으로써 복잡도 문제를 해결하였다. DCT 하드웨어 구조는 4개의 덧셈기와 4개의 뺄셈기, 2개의 쉬프트 연산기로 구성된 Transform_PE를 이용하여 Multitransform_PE를 구현하였고 $4{\times}4$ 블록 DCT를 1 사이클에 계산한다. 또한, 15개의 덧셈기, 15개의 쉬프트 연산기로 구성된 Intra_pred_PE를 통해 2 사이클에 하나의 화면 내 예측을 수행한다. 따라서 하나의 매크로블록을 인코딩할 때 517 사이클을 소요하며 기존의 하드웨어 구조 보다 수행 사이클 수에 있어서 17%의 성능이 향상됨을 보였다. 본 논문의 하드웨어 구조는 DCT 기반 인트라 예측 알고리즘을 사용하며 Verilog HDL을 이용하여 구현되었고, 매그나칩 공정 $0.18{\mu}m$ 셀 라이브러리로 합성 결과 최대 125MHz에서 동작함을 확인하였다.