• The Transactions of the Korean Institute of Electrical Engineers C
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• v.55 no.4
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• pp.199-203
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• 2006

This paper presents an ASER (Accelerated Soft Error Rate) integral model. The model is based on the facts that the generated EHP/s(electron hole pairs) are diminished after some residual range of the incident alpha particle, where residual range is a function of the incident angle and the capping layer thickness over the semiconductor junction. The ASER is influenced by the flux of the alpha particles, the junction area ratio, the alpha particle incident angle when the critical charge is same as the collected charge, and the sizes of the alpha source and the chip. The model was examined with 8M static RAM samples. The measured ASER data showed good agreement with the calculated values using the model. The ASER decreased exponentially with respect to the operational voltage. As the capping layer thickness increases up to $16{\mu}m$, the ASER increases, and after that thickness, the ASER decreases. The ASER increased as the depth of BNW increased from $0{\mu}m\;to\;4{\mu}m$. and then saturated. The ASER decreased as the node capacitance increased from 2fF to 5fF.

• Journal of KIISE:Databases
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• v.28 no.1
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• pp.1-14
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• 2001

중대한 산업용 소프트웨어가 동작하는 공유된 객체지향 데이터베이스를 안전하게 변경하기 위해서는, 그 공유 데이터베이스를 변경할 동안 데이터베이스 위에서 작동하는 기존의 응용 프로그램이 지속적으로 작동되어야 한다. 데이터베이스 변경을 필요로 하는 새로운 요구사항은 새 응용 프로그램의 추가, 기존 응용 프로그램의 기능 확장, 초기 디자인 에러 수정 등으로 인하여 발생할 수 있다. 우리는 한 사람의 사용자가 다른 사용자에게 악영향을 주지 않고 데이터베이스 스키마를 변경할 수 있게 하여 이 문제를 해결하는 투명한 스키마 진화(TSE: Transparent Schema Evolution) 방법론을 소개한다. 이 방법론은 기존의 스키마를 직접 변경하는 대신 스키마 변경 연산의 의미를 반영하는 데이터베이스 큐를 공유 객체지향 데이터베이스 상에 생성하여 투명한 진화를 달성한다. 데이터베이스의 용량을 증가시키지 못하는 뷰 메카니즘의 한계를 극복하기 위하여 이 방법론은 데이터베이스 용량 증가 연산에 대하여 다음의 새 단계로 정렬된다. (1) 기저의 베이스 스키마는 데이터베이스 용량 증가를 위해 물리적으로 변호한다. (2) 데이터베이스 변경의 의미를 달성하는 목표 뷰가 위의 변화된 베이스 스키마로부터 생성된다. (3) 변화 이전의 베이스 스키마는 데이터베이스 뷰로서 재 구축된다. 이로써 기존의 다른 사용자가 정의한 데이터 인터페이스가 보존된다. 우리는 객체-지향 뷰 기술을 이용하여 스키마 변화 연산을 구현함으로써 TSE 방법론의 구현가능성(feasibility)을 확인하였다. 표준적인 객체-지향 뷰 모델이 정의되고 상용 객체-지향 데이터베이스인 잼스톤(Gemstone) 위에 구현되었다. 그 뷰 모델은 갱신 의미(semantic) 정의를 그 뷰가 베이스 스키마의 갱신 의미를 보존하도록 정의하였다. 그러한 뷰는 사용자가 그들이 실제로는 베이스 스키마가 아니라 뷰에서 작업하고 있다는 사실을 모르게 하기 위하여 TSE에서 필요하다.

• Journal of the Korean Institute of Electrical and Electronic Material Engineers
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• v.19 no.6
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• pp.507-511
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• 2006

We investigated accelerated soft error rate (ASER) in static random access memory (SRAM) cells of thin film transistor (TFT) type. The effects on ASER by cell density, buried nwell structure, operational voltage, and polysilicon-2 layer thickness were examined. The increase in the operational voltage, and the decrease in the density of SRAM cells, respectively, resulted in the decrease of ASER values. The SRAM chips with buried nwell showed lower ASER than those with normal well structure did. The ASER decreased as the test distance from alpha source to the sample increased from $7{\mu}m\;to\;15{\mu}m$. As the polysilicon-2 thickness increased up to $1000\;{\AA}$, the ASER decreased exponentially. In conclusion, the best condition for low soft error rate, which is essential to obtain highly reliable SRAM device, is to apply the buried nwell structure scheme and to fabricate thin film transistors with the thick polysilicon-2 layer

• Journal of the Korea Institute of Information Security & Cryptology
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• v.19 no.2
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• pp.75-82
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• 2009

In this paper, we test for security targeting on APIs of Windows as that is used by many people worldwide. In order to test APIs in DLL fils of Windows OS, we propose Automated Windows API Fuzz Testing(AWAFT) that can execute fuzz testing automatically and implemented the practical tool for AWAFT. AWAFT focuses on buffer overflows and parsing errors of function parameters. Using the tool, we found 177 errors in the system folder of Windows XP SP2. Therefore, AWAFT is useful for security testing of Windows APIs. AWAFT can be applied to libraries of third party software in Windows OS for the security.

• Proceedings of the Korea Information Processing Society Conference
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• 2010.04a
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• pp.56-59
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• 2010

오늘날 임베디드 환경에서의 하드웨어의 발전에 더불어, 소프트웨어의 복잡도가 점점 증가하고, 유지보수에 대한 비용이 증가함에 따라 UML모델을 이용한 자동코드 생성에 대한 관심이 더욱 커지고 있다. UML을 이용한 코드 생성의 효과적으로 이루어지기 위해서는 설계된 모델의 무결성이 요구되고 이를 위해서는 모델의 논리적 검증이 선행되어야 한다. 아울러 설계자로 하여금 정의하는 모델이 명확하게 이해되고 구현될 있어야 한다. 하지만 코드 생성의 행위적 관점의 기본이 되는 상태머신 다이어그램에서 잘 드러나는 흐름과는 다르게 데이터의 사용은 다이어그램 내부에 숨겨져 있어 설계자로 하여금 모델에 대한 이해를 어렵게 하고 잠재적인 에러의 내포 가능성이 제기되어 왔다. 본 논문은 이러한 문제의 해결을 위해 코드 내포 상태머신 다이어그램의 데이터 시각화기법을 이용하고, 이러한 시각화 기법을 이용하여 데이터 사용관점에서의 모델의 이해를 도움과 동시에 이를 통하여 더욱 정확한 모델링을 수행하고 더불어 이를 통해 최종적으로는 더욱 효율적인 형태의 코드를 생성하는 코드 자동 생성기의 설계를 제안 한다.

• Journal of the Korea Society for Simulation
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• v.17 no.4
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• pp.199-208
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• 2008

Lately, since Complementary Metal Oxide Semiconductor(CMOS) image sensor system has low power, low cost and been miniaturized, hardware and applied software studies using these strengths are being carrying on actively. However, the products equipped with CMOS image sensor based polling method yet has several problems in degree of completeness of applied software and firmware, compared with hardware’s. CMOS image sensor system has an ineffective synchronous problem due to superfluous message exchange. Also when a sending of data is delayed continually, overhead of re-sending is large. So because of these, it has a problem in structural stability according to Polling Method. In this study, polling cycle was subdivided in high-speed synchronization method of firmware -based through MCU and synchronization method of Stepwise was proposed. Also, re-connection and data sending were advanced more efficiently by using interrupt way. In conclusion, the proposed method showed more than 20 times better performance in synchronization time and error connection. Also, a board was created by using C328R board of CMOS image sensor-based and ATmega128L which has low power, MCU and camera modules of proposed firmware were compared with provided software and analyzed in synchronization time and error connection.

• Proceedings of the Korean Information Science Society Conference
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• 2005.07b
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• pp.433-435
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• 2005

임베디드 시스템은 다수의 디바이스를 컨트롤하여 시스템의 목적을 수행한다. 최근 임베디드 시스템의 요구사항이 증가함에 따라 하나의 임베디드 소프트웨어가 컨트롤하는 디바이스의 종류가 다양해지고 수도 증가하는 추세이다. 다수의 디바이스를 가지고 있는 임베디드 시스템에서 시스템의 신뢰도는 각 디바이스의 신뢰도에 많은 영향을 받는다. 본 논문은 임베디드 시스템의 신뢰도를 측정하기 위해서 통계적 신뢰도 측정 방법 중 한 가지인 마르코프 체인을 이용한 방법을 제안한다. 마르코프 체인은 여러 분야에서 복잡한 시스템을 단순화하여 모델링하고 과거의 변화를 토대로 미래를 예측할 수 있는 방법을 제공한다. 또한 전체 시스템의 확률을 행렬로 계측할 수 있는 방법을 가지고 있어 특정 부분의 확률이 전체 시스템의 확률에 미치는 영향을 산술적으로 계산할 수 있는 장점을 가지고 있다. 본 논문에서 제안하는 임베디드 소프트웨어 마르코프 체인은 테스트 대상 소스를 분석하여 디바이스를 컨트롤하는 루틴과 에러를 핸들링하는 루틴, 일반적인 루틴으로 나누어 각각을 상태로 정의한다. 정의한 각 상태간의 전이는 통계적으로 측정한 디바이스 신뢰도를 확률로 표현한다. 마르코프 체인을 이용하여 임베디드 시스템의 신뢰도를 측정하기 위한 시스템은 소스 분석기와 신뢰도 측정기로 나누어 설계한다. 소스 분석기는 테스트 대상이 되는 소스와 디바이스 드라이버 라이블러리 테이블을 입력으로 하고 소프트웨어의 마르코프 체인을 출력으로 한다 마르코프 체인은 행렬로 표현하고 연산하여 시스템의 신뢰도를 측정한다. 제안하는 시스템의 신뢰도 측정 방법은 부분이 가지고 있는 신뢰도가 전체 신뢰도에 미치는 영향을 산술적으로 측정할 수 있어 시스템이 요구하는 신뢰도에 접근할 수 있는 방법과 근거를 제공하는 장점이 있다.소시키는 장점을 갖는다.것으로 조사되었으며 40대 이상의 연령층은 점심비용으로 더 많은 지출을 하고 있는 것으로 나타났다. 4) 끼니별 한식에 대한 선호도는 아침식사의 경우가 가장 높았으며, 이는 40대와 50대에서 높게 나타났다. 점심 식사로 가장 선호되는 음식은 중식, 일식이었으며 저녁 식사에서 가장 선호되는 메뉴는 전 연령층에서 일식, 분식류 이었으며, 한식에 대한 선택 정도는 전 연령층에서 매우 낮게 나타났다. 5) 각 연령층에서 선호하는 한식에 대한 조사에서는 된장찌개가 전 연령층에서 가장 높은 선호도를 나타내었고, 김치는 40대 이상의 선호도가 30대보다 높게 나타났으며, 흥미롭게도 30세 이하의 선호도는 30대보다 높게 나타났다. 그 외에도 떡과 죽에 대한 선호도는 전 연령층에서 낮게 조사되었다. 장아찌류의 선호도는 전 연령대에서 낮았으며 특히 30세 이하에서 매우 낮게 조사되었다. 한식의 맛에 대한 만족도 조사에서는 연령이 올라갈수록 한식의 맛에 대한 만족도는 낮아지고 있었으나, 한식의 맛에 대한 만족도가 높을수록 양과 가격에 대한 만족도는 높은 경향을 나타내었다. 전반적으로 한식에 대한 선호도는 식사 때와 식사 목적에 따라 연령대 별로 다르게 나타나고 있으나, 선호도는 성별이나 세대에 관계없이 폭 넓은 선호도를 반영하고 있으며, 이는 대학생들을 대상으로 하는 연구 등에서도 나타난바 같다. 주 5일 근무제의 확산과 초 중 고생들의 토요일 휴무와 더불어 여행과 엔터테인먼트산업은 더욱 더 발전을 거듭하고 있으며, 외식은 여행과 여가 활동의 필수적인 요소로써 그 역할을 일조하고 있다. 이와 같은 여가시간의 증가는 독신자들에게는 좀더 많은 여유시간을 가족을 이루고 있는 가족구성원들에게는 가족과의 유대를 강화하는 휴식과 오락의 소비 트렌드를 창출시켰

• Journal of the Korea Academia-Industrial cooperation Society
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• v.13 no.11
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• pp.5465-5470
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• 2012

FPGA(Field Programmable Gate Array) devices are widely used due to their merits in circuit development time, and development cost. Among various FPGA technologies, SRAM-based FPGAs have large cell capacity so that they are attractive for complex circuit design and their reconfigurability. However, they are weak in space environment where radiation energy particles cause Single Event Upset(SEU). In this paper, we designed a controller supervising SRAM-based FPGA to protect configuration memory inside. The controller is implemented on an Anti-Fusing FPGA. Radiation test was performed on the implemented computer board and the result show that our controller provides better SEU-resilience than TMR-only system.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.40 no.9
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• pp.1693-1698
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• 2015

This paper proposed a PFM(pulse-frequency modulator) boost converter which has dual pulse-width. The PFM boost converter is composed of BGR(band gap voltage reference generating circuit), voltage reference generating circuit, soft-start circuit, error amplifier, high-speed comparator, inductor current sensing circuit and pulse-width generator. Converter has different inductor peak current so it has wider load current range and smaller output voltage ripple. Proposed PFM boost converter generates 18V output voltage with input voltage of 3.7V and it has load current range of 0.1~300mA. Simulation results show 0.43% output voltage ripple at ligh load mode and 0.79% output voltage ripple at heavy load mode. Converter has efficiency 85% at light lode mode and it has maximum 86.4% at 20mA load current.

• The Transactions of The Korean Institute of Electrical Engineers
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• v.57 no.1
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• pp.128-136
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• 2008

In this paper, we propose a new cache structure for effective error correction of soft error. We added check bit and SEEB(soft error evaluation block) to evaluate the status of cache line. The SEEB stores result of parity check into the two-bit shit register and set the check bit to '1' when parity check fails twice in the same cache line. In this case the line where parity check fails twice is treated as a vulnerable to soft error. When the data is filled into the cache, the new replacement algorithm is suggested that it can only use the valid block determined by SEEB. This structure prohibits the vulnerable line from being used and contributes to efficient use of cache by the reuse of line where parity check fails only once can be reused. We tried to minimize the side effect of the proposed cache and the experimental results, using SPEC2000 benchmark, showed 3% degradation in hit rate, 15% timing overhead because of parity logic and 2.7% area overhead. But it can be considered as trivial for SEEB because almost tolerant design inevitably adopt this parity method even if there are some overhead. And if only parity logic is used then it can have $5%{\sim}10%$ advantage than ECC logic. By using this proposed cache, the system will be protected from the threat of soft error in cache and the hit rate can be maintained to the level without soft error in the cache.