• 대한전자공학회논문지SD
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• 제38권2호
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• pp.1-1
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• 2001

DRAM에서 셀 캐패시터의 누설 전류 영향을 고려하여 소프트 에러율을 예측하였다. DRAM의 동작 과정에서 누설 전류의 영향으로 셀 캐패시터는 전하량이 감소하고, 이에 따른 소프트 에러율을 DRAM의 각 동작 모드에 대하여 계산하였다. 누설 전류가 작을 경우에는 /bit mode가 소프트 에러에 취약했지만, 누설전류가 커질수록 memory 모드가 소프트 에러에 가장 취약함을 보였다. 실제 256M급 DRAM의 구조에 적용하여, 셀 캐패시턴스, bit line 캐패시턴스, sense amplifier의 입력 전압 감도들이 변화할 때 소프트 에러에 미치는 영향을 예측하였고, 이 결과들은 차세대 DARM 연구의 최적 셀 설계에 이용될 수 있다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 추계학술대회
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• pp.677-680
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• 2011

우주 방사선은 메모리 시스템에 소프트 에러를 야기할 수 있다. 소프트 에러는 오류 검출 및 정정 코드를 이용하여 극복될 수 있으며, 소프트 에러의 누적을 방지하기 위하여 스크러빙 작업이 병행되어야 한다. 본 논문은 CPU의 쓰기 동작 없이 소프트 에러를 정정할 수 있는 자가 오류 검출 및 정정 회로가 적용된 메모리 시스템에 적용할 수 있는 최적 스크러빙 수행 방안을 제안한다. 제안된 스크러빙 방안은 시스템의 가용한 스크러빙 로드와 시스템에서 실행되는 태스크의 주기적 메모리 접근을 함께 고려하여 최대의 신뢰도를 성취할 수 있도록 하여준다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 추계학술대회
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• pp.655-658
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• 2016

고성능 디지털 회로 구현에 매우 많이 사용되는 Xilinx사의 7-Series FPGA(Field Programmable Gate Array)는 configuration memory가 SRAM 기반으로 제작되어 configuration memory에 소프트 에러(soft error)가 발생하는 경우 FPGA는 오동작하게 된다. Xilinx사에서 제공하는 SEM(Soft Error Mitigation) Controller를 이용하면 configuration memory에서 발생하는 소프트 에러의 영향을 줄일 수 있다. SEM Controller는 FPGA의 configuration memory 영역에 추가된 ECC(Error Correction Code)와 CRC(Cyclic Redundancy Code) 기능을 이용하여 configuration memory에 발생한 소프트 에러를 감지하여 필요시 partial reconfiguration 과정을 수행하여 FPGA의 기능을 소프트 에러 발생 이전으로 복구한다. 본 논문에서는 Xilinx사의 7-Series FPGA에서 SEM Controller를 이용하여 configuration memory의 소프트 에러를 검출하고 정정할 때 FPGA의 신뢰도를 가용성(availability) 관점에서 분석한다. 이를 위해 SEM Controller의 소프트 에러 정정 성능에 따른 가용성 함수를 유도하고 그 효과를 검토한다. 연구 결과는 소프트 에러가 발생하는 환경에서 동작하는 SRAM 기반 FPGA의 신뢰성 예측에 사용할 수 있을 것으로 기대된다.

• 대한전자공학회논문지SD
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• 제38권2호
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• pp.87-94
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• 2001

DRAM에서 셀 캐패시터의 누설 전류 영향을 고려하여 소프트 에러율을 예측하였다. DRAM의 동작 과정에서 누설 전류의 영향으로 셀 캐패시터는 전하량이 감소하고, 이에 따른 소프트 에러율을 DRAM의 각 동작 모드에 대하여 계산하였다. 누설 전류가 작을 경우에는 /bit mode가 소프트 에러에 취약했지만, 누설전류가 커질수록 memory 모드가 소프트 에러에 가장 취약함을 보였다. 실제 256M급 DRAM의 구조에 적용하여, 셀 캐패시턴스, bit line 캐패시턴스, sense amplifier의 입력 전압 감도들이 변화할 때 소프트 에러에 미치는 영향을 예측하였고, 이 결과들은 차세대 DARM 연구의 최적 셀 설계에 이용될 수 있다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 추계학술대회
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• pp.701-704
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• 2011

컴퓨터 시스템의 신뢰도에 가장 큰 영향을 미치는 것이 메모리 시스템의 신뢰도이며 메모리 시스템에서 발생하는 가장 빈번한 오류는 소자의 물리적 손상 없이 저장 정보가 변경되는 소프트 에러이다. 메모리에서 발생하는 소프트 에러의 영향은 오류 검출 및 정정 회로와 스크러빙 작업을 통하여 극복할 수 있다. 메모리 소자의 집적도가 높아짐에 따라 인접한 메모리 셀에 걸쳐서 발생하는 다중 비트 소프트 에러의 발생 빈도가 증가했으며 이를 해결하기 위한 메모리 구조와 스크러빙 기법이 제안되었다. 본 논문은 다중 비트 소프트 에러 대응 메모리 소자에 대한 이전 연구 결과에 적용할 수 있는 스크러빙 수행 방안을 제안하고, 그에 따른 신뢰도 성능 해석 결과를 보여준다.

• 전자공학회논문지D
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• 제36D2호
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• pp.55-61
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• 1999

DRAM에서 알파 입자의 입사에 의한 소프트 에러율을 예측하는 시뮬레이터를 개발하였다. 새로운 시뮬레이터는 수집 전하량에 대한 해석적 모델을 사용함으로서 소자 시뮬레이터나 몬테칼로 시뮬레이터를 사용하는 기존의 예측 시뮬레이터에 비하여 계산시간을 크게 감소하였다. DRAM에서 발생하는 소프트 웨어의 모드를 분석한 결과, bit-bar 모드에 의한 소프트 에러율이 가장 큰 것을 알 수 있었으며 256M DRAM의 셀 구조에 대한 소프트 에러율을 시뮬레이션하여 storage 캐패시턴스가 약 5fF의 margin을 갖고있음을 밝혔다.

• 한국정보전자통신기술학회논문지
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• 제14권5호
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• pp.430-437
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• 2021

본 논문에서는 DCGAN 기반의 크로스 레이어 보상 방법을 이용하여 소프트에러의 영향을 줄이는 얼굴인식 기법을 제안한다. JPEG 파일의 데이터 블록에서 소프트에러가 발생할 때, 이 블록들은 제대로 복호화되지 않을 수 있다. 이전 연구에서 해당 블록들은 얼굴 사진들의 평균 이미지를 이용해 대체하였으며, 인식률을 어느 정도 향상하였다. 본 논문에서는 이전 연구의 확장으로 DCGAN 기반의 보상 기법을 다룬다. 패리티 비트 검사기를 이용하는 임베디드 시스템 레이어에서 소프트에러가 발생할 때, 이 에러는 애플리케이션 레이어에서 DCGAN을 이용하여 보상된다. 얼굴 이미지의 소프트에러를 보상하기 위해서 DCGAN 구조를 이용하여 블록 데이터의 손실을 보상한다. 시뮬레이션 결과를 통하여, 제안된 방식이 소프트에러로 인한 성능 악화를 효율적으로 보상한다는 것을 보인다.

• 한국컴퓨터정보학회논문지
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• 제29권6호
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• pp.89-100
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• 2024

소프트웨어 테스팅의 궁극적인 목표는 소프트웨어의 에러를 찾아내고 수정하는 것이다. 소프트웨어 에러를 발견하기 어렵게 만드는 요인 중에는 소프트웨어의 에러가 출력에 도달하기 전에 내부에서 마스킹 되어 사라지는 것이다. 이 논문의 목적은 소프트웨어 테스팅을 어렵게 만드는 에러 마스킹의 원인 및 특성을 조사하는 것이다. 이를 위해 3개의 소프트웨어를 대상으로 인위적인 에러를 주입하여 그 에러가 다양한 테스트 케이스들에 의해서 얼마만큼 마스킹 되는지, 그리고 그 원인은 무엇인지를 조사하였다. 실험 결과 4가지 주요 발견이 도출 되었다. 첫째, 약 50% 정도의 에러 마스킹은 에러가 실행되지 않았기 때문에 발생하였다. 둘째, 여러 연산자들 중에서 논리연산자와 산술연산자는 에러를 상대적으로 적게 마스킹하고, 관계연산자와 시간 연산자는 에러를 상대적으로 많이 마스킹하였다. 셋째, 테스트 케이스들 중에 에러를 출력까지 전파시키는데 특별한 성능을 보이는 테스트 케이스의 존재를 확인할 수 있었다. 넷째, 주입한 에러의 종류에 따라서 마스킹 효과가 다르다는 것을 확인할 수 있었다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 1999년도 가을 학술발표논문집 Vol.26 No.2 (1)
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• pp.569-571
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• 1999

소프트웨어의 신뢰도는 하드웨어의 신뢰도와 고장메타니즘이 다르므로 하드웨어의 신뢰도 모델을 그대로 이용할 수 없다. 소프트웨어의 신뢰도를 추정하기 위한 방법은 그동안 Jelinski-Moranda(JM) 모델을 비롯하여 많은 기법이 연구되었다. 그러나, 아직까지 만족하다고 인정할 만한 신뢰도모델링은 개발되지 않았다. 본 연구에서는 소프트웨어의 테스트를 통하여 검출되는 에러 개수의 추세를 가지고 비제차포아송과정(NHPP)의 파라미터를 찾아 신뢰도함수를 구하고자 하며, 아울러, 테스트중단시간을 결정하고자 한다. 파라미터를 찾는 방법은 maximum likelihood estimate(MLE) 기법을 이용하며, 테스트 중단시간은 구해진 파라미터를 신뢰도 함수에 대입하여 결정한다.

• 한국정보통신학회논문지
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• 제21권3호
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• pp.601-606
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• 2017

고성능 디지털 회로 개발과 구현에 사용되는 SRAM 기반 FPGA(Field Programmable Gate Array)는 configuration memory가 SRAM으로 구현되었기 때문에 configuration memory에 소프트 에러가 발생하는 경우 오동작하게 된다. Xilinx사의 FPGA는 configuration memory 영역에 추가된 ECC(Error Correction Code)와 CRC(Cyclic Redundancy Code) 그리고 이들을 활용하는 SEM(Soft Error Mitigation) Controller를 이용하여 이러한 소프트 에러의 영향을 줄일 수 있다. 본 연구에서는 SRAM 기반 FPGA에서 SEM Controller에 의해 configuration memory 영역이 소프트 에러로부터 보호될 때 FPGA의 신뢰도를 가용성 관점에서 해석하고 그 효과를 분석하였다. 이를 위해 FPGA 계열별 SEM Controller의 소프트 에러 정정 성능에 따른 가용성 함수를 유도하고 FPGA 계열별 사례를 적용하여 비교하였다. 연구 결과는 SRAM 기반 FPGA의 선정 및 가용성 예측에 활용될 수 있을 것으로 기대된다.