• 한국정보과학회논문지:시스템및이론
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• 제30권9호
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• pp.504-511
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• 2003

논리회로 합성에서 함수의 대칭성을 이용하여 면적이나 시간 지연을 최소화하는 문제는 많은 시간동안 연구되어 왔다. 본 논문은 최근 들어 면적이나 시간지연 보다도 더 중요하게 여겨지는 전력 소모를 최소화하는데, 회로 대칭성이 어떻게 이용되는 지에 대한 연구를 소개한다. 이 논문에서 회로의 대칭성에 대한 폭넓은 정의를 소개하고, 각 대칭성간의 관계에 대해 논의하며, 각 회로의 대칭성이 어떻게 전력을 줄이는데 유용할 수 있는지에 대해 논의한다. 또한, 회로에 존재하는 주 입력(primary input)과 내부 노드사이에 존재하는 대칭성을 찾아내는 알고리즘을 소개한다. 이 논문에서 소개하는 알고리즘의 특징은 첫째, 면적이나 속도지연의 증가가 거의 없이, 전력 소모를 줄여주는 효과적인 재합성 기법이란 것이다. 둘째, 대부분의 다른 휴리스틱(heuristic) 알고리즘과는 달리, 회로의 스위칭 (switching) 양에 있어 단조 향상(monotonic improvement)을 보장한다. 이미 잘 알려진 바와 같이 CMOS 회로에서는 스위칭 양이 전력소모에 대부분을 차지하므로, 알고리즘의 적용 후에 회로가 전력 소모 면에서 계속적인 향상을 이룰 수 있게 한다는 점에서 매우 효과적이라 하겠다. 알고리즘의 효과를 검증하기 위해서, MCNC 벤치마크 회로를 이용하여 실험을 시행하였고, 실험 결과, 속도나 면적에 대한 오버헤드가 거의 없으면서 평균 12%의 전력 소모를 줄일 수 있었다.

• 대한전자공학회논문지SD
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• 제45권6호
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• pp.60-67
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• 2008

본 논문에서는 Bluetooth, Zigbee, WLAN 등 2.4GHz 대역 ISM-band 응용 분야를 위한 저 전력 주파수 합성기를 설계하였다. 저 전력 특성을 얻기 위해 전류소모가 큰 VCO, prescaler, ${\Sigma}-{\Delta}$ modulator 등의 전력소모를 최적화하는데 중점을 두고 설계하였다. VCO는 전력소모 측면에서 유리한 NP-core 유형의 구조를 선택하여 위상잡음 특성과 전력소모를 최적화하였으며, prescaler는 정적 전류소모가 거의 없는 동적 회로 기술이 적용된 D-F/F을 사용하여 전력소모를 줄였다. 또한 다수의 로직으로 구성되는 3차 ${\Sigma}-{\Delta}$ modulator는 'mapping circuit'으로 구조를 단순화하여 작은 면적과 저 전력소모 특성을 갖도록 하였다. $0.18{\mu}m$ CMOS 공정으로 IC를 제작하여 성능을 측정한 결과 설계된 주파수 합성기는 1.8V 전원전압에서 7.9mA의 전류를 소모하고, 100kHz offset에서 -96dBc/Hz, 1MHz offset에서 -118dBc/Hz의 위상 잡음 특성을 보였다 또한 spur 잡음 특성은 -70dBc이며, 25MHz step의 주파수 변화에 따른 위상 고정 시간은 약 $15{\mu}s$이다. 설계된 회로의 칩 면적은 pad를 포함하여 $1.16mm^2$이며 pad를 제외한 면적은 $0.64mm^2$이다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2010년도 하계학술대회 논문집
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• pp.113-114
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• 2010

정부의 친환경, 에너지절감 정책에 따라 누전차단 기능을 갖는 반도체 IC에 있어서도 고감도의 성능을 가지면서도 전력 소모가 적은 IC의 개발이 요구 되고 있다. 본 논문에서는 산업용 누전차단기(Earth Leakage Circuit Breaker)에 사용되는 핵심 반도체로서 고감도이면서도 저전력 소모를 하는 누전전류 검출 IC의 개발을 수행한다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 춘계학술대회
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• pp.886-889
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• 2010

센서 네트워크에서 소비전력 측정은 실제 필드에서 실측을 통해 수행하기 어렵기 때문에 시뮬레이션을 통하여, 소비전력을 예측하고, 노드들의 교체시기를 결정하게 된다. 시뮬레이션 툴은 센서 네트워크의 여러 요소들을 시뮬레이션 하는데 이 요소들은 전력 소비량, 패킷 전송 트래픽, 네트워크 구성 형태 등이 있다. 본 논문에서는 센서 네트워크의 시뮬레이션 요소 중 큰 비중을 차지하는 전력 소모를 시뮬레이션하기 위한 센서 노드의 전력 모델을 제안한다. 본 논문에서 제안하는 전력 모델은 시뮬레이션 시 연산을 최소화하기 위하여 센서 노드의 기능별 전력 소모 특성에 따라 기존에 실측된 데이터가 연산을 대체 할 수 있는 부분은 수식 계산을 생략한다. 이러한 경우 전력 소모 예측의 정확도는 떨어지지만 연산량이 감소하여 빠른 시뮬레이션이 가능하다. 제안하는 모델은 정밀한 시뮬레이션보다는 빠른 시뮬레이션 속도를 이용하여 두 개 이상의 센서 네트워크 알고리즘 간의 전력 소모차를 분석하는데 적합한 모델이다.

• 한국산업정보학회논문지
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• 제25권2호
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• pp.49-56
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• 2020

다중 엑세스 포인트에서 적용을 위한 전송전력 알고리즘을 연구한다. 개별 단말은 여러 개의 엑세스 포인트 중에서 하나의 엑세스 포인트에 신호를 전송한다. 각각의 엑세스 포인트는 수신이 예정된 단말로 부터 신호를 수신하기도 하지만, 인접한 단말들로 부터 간섭도 수신한다. 본 논문에서는 각각의 단말에 요구되는 신호대 간섭비를 만족하면서 모든 단말들의 총 전송전력이 최소화되도록 전송전력 알고리즘을 제안한다. 특히, 엑세스 포인트 개수의 증가가 단말들이 소모하는 총 전송전력에 미치는 영향을 살펴본다. 이를 기반으로, 단말들의 총 전송전력을 최소화하는 반복적 알고리즘을 제안한다. 제안하는 알고리즘은 목표 신호대 간섭비에 항상 수렴함을 이론적 기법을 통해 증명한다. 또한, 본 논문에서 제안하는 알고리즘은 단말들이 소모하는 전송전력을 최적화함을 증명하도록 한다. 실험결과를 통해 다음과 같은 두 가지 사항, 1) 제안하는 전송전력 최적화 알고리즘은 엑세스 포인트 개수와 관계없이 목표로 하는 신호대 간섭비에 수렴하며, 이때 개별 단말들은 최적의 전송전력을 소모한다. 2) 통신시스템에 엑세스 포인트의 개수가 증가할수록 단말들이 소모하는 전송전력은 감소함을 확인하였다.

• 한국컴퓨터정보학회논문지
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• 제19권12호
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• pp.133-141
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• 2014

여러 네트워크 보안기술 중 가장 효과적이고 신뢰할 수 있는 기술인 DPI 시스템에 쓰이는 파이프라인형 AC-DFA 구조에서, 효율적으로 전력 소모를 줄이는 방법을 제안하였다. 이는 메모리 접근 횟수가 전력 소모에 가장 큰 영향을 끼친다는 것과, 파이프라인형 AC-DFA의 스테이지 사용 횟수가 뒤쪽 스테이지로 갈수록 급격하게 감소한다는 관찰결과에 따른 것이다. 이에, 사용되지 않는 스테이지의 동작 클럭을 감소시켜 불필요하게 소모되는 전력을 줄이는 시스템을 구현하였다. 제안하는 방법을 적용한 DPI 시스템에 여러 종류의 문자열이 입력될 때의 전력 소모를 측정한 결과, 기존의 DPI 시스템에 비해 약 25 %의 전력 절감 효과를 가져왔다. 제안한 방법은 파이프라인형 DPI 구조 및 다중 패턴 문자열 검색의 어떤 응용에도 손쉽게 적용될 수 있을 것이다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 Ⅲ
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• pp.1669-1672
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• 2003

본 논문은 공유자원과 태스크 활용률을 고려한 저전력 스케줄링 알고리즘을 제안한다. 기존에 공유자원을 고려한 논문에서는 선점 영역에서 최악실행시간만을 고려하였기 때문에 높은 전압을 계속 유지하여 전력 소비가 많고, 태스크들이 조기 종료할 경우 남는 시간을 활용하지 못하는 문제가 있다. 본 논문에서는 선점 영역에서는 태스크들이 조기 종료하는 경우 남는 시간을 이용하여 태스크 활용률을 갱신하고 다음 태스크에게 더 낮은 주파수와 전압을 인가하여 전력 소모를 줄이는 방법을 사용하고, 비 선점 영역에서는 최악 실행시간을 기준으로 한 최대 태스크 활용률을 이용하여 우선 순위 높은 태스크의 지연 시간을 최소화 시켜주는 방법을 제안한다. 실험 결과는 Arm8 테스트 벤치마크 데이터를 통해 기존의 알고리즘과 제안된 알고리즘의 전력 소모를 비교했을 때 6％의 파워 소모 감소를 보였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2005년도 학술대회 논문집 정보 및 제어부문
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• pp.234-236
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• 2005

본 논문에서는 high-quality의 멀티미디어 통신을 위한 전력 소모 프로파일을 도출하였다. 전력 소모 블록을 크게 세가지로 나누어 RF Front-end, baseband와 멀티미디어 신호처리를 위한 디지털 프로세싱, LCD등의 사용자 인터페이스로 크게 나눌 수 있다. 각 기능 블록들이 소모한 전력을 분석하였으며, 모바일 단말 채널 환경에서의 OFDM의 성능을 분석하여 멀티미디어 처리를 위한 괌대역 멀티미디어 단말에서의 전력절감 효율을 분석하였다.

• 한국통신학회논문지
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• 제26권8B호
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• pp.1092-1099
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• 2001

본 논문에서는 무선 통신 시스템의 중간주파수 처리 단을 디지털로 신호 처리하는 DDC(Digital Down Converter)의 저전력 아키텍처를 제안한다. FIR 필터의 계산량을 줄이기 위해서 개발된 Interpolated FIR 필터가 DDC의 데시메이션 필터로 널리 사용되고 있다. 본 논문은 이와 같은 Interpolated FIR 필터의 개념이 IIR 필터에도 적용될 수 있음을 보이고, 전력 소모와 구현 면적이 기존의 Interpolated FIR 구조보다 더욱 감소된 Interpolated IIR 필터 구조를 제안하였다. CDMA IS-95 DDC 사양의 데시메이션 필터를 FIR 구조, Interpolated FIR 구조, IIR 구조, Interpolated IIR 구조로 구현하여 이 4가지 구조들의 전력소모와 구현 면적을 비교하였으며 제안된 Interpolated IIR 구조가 기존의 Interpolated FIR 구조에 비하여 15.2%의 소모전력 감소와 35.3%의 구현면적의 감소를 달성할 수 있음을 보인다.

• 한국통신학회논문지
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• 제26권6B호
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• pp.767-775
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• 2001

본 논문에서는 비터비 검출기의 복잡도와 전력소모를 감소시킬 수 있는 폴딩 비터비 검출기를 제안하였다. 제안된 폴딩 비터비 검출기는 상태 천이도가 대칭적인 것을 이용하여 상태는 서로 반전된 값을 갖는 것끼리 묶어지며, 확률거리의 경우 서로 부호가 반대인 값끼리 묶여진다. 제안된 폴딩 비터비 검출기를 EPRML 읽기 채널에 적용할 경우 확률거리 계산에 필요한 두 개의 가산기를 하나의 가감산기로 대체하여 기존의 GVA 알고리즘에 비해 하드웨어 복잡도를 37.4% 감소시킬 수 있었다. 또한 불필요한 전력소모의 원인이 되는 글리치 발생을 신호 재배치와 병렬 구조와 같은 상위 수준의 저전력 기법을 적용하여 억제한 결과 12.7%의 전력소모 감소를 나타내었다.