• 적정기술학회지
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• 제6권2호
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• pp.146-150
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• 2020

4차 산업혁명에 의한 급변하는 기술 발전 과정에서 정보취약계층을 위한 보조공학기술은 종종 간과되고 있다. 본 논문에서는 차세대 보조공학기술로써 전자석 액추에이터를 적용한 촉각 디스플레이를 소개하고자 한다. 다중배열 구조의 촉각 디스플레이는 셀의 크기와 간격을 좁혀 직선과 곡선을 통해 그림, 지도, 그래픽 등을 출력한다. 이는 시각장애인들이 촉각으로 2차원 정보를 확인 할 수 있게 만들고, 기존 정보통신 기술(ICT)와 융합하여 더 많은 정보를 제공한다. STEM교육(과학, 기술, 공학, 수학)에 접근할 수 있는 교육환경을 제공할 뿐만 아니라 대중교통, 공공인프라 등 스마트시티의 다양한 분야에까지도 적용될 수 있다. 본 논문에서는 전자석 액추에이터의 연구 및 제작과정을 설명하고, 그 적용 사례를 중심으로 해당 기술이 함의하는 사회, 경제적 가치와 가능성에 대해 살펴보고자 한다.

• 한국지반공학회논문집
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• 제38권11호
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• pp.7-17
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• 2022

본 연구에서는 중력식 사방댐 후면에 설치된 원통형 강성기둥 구조물의 배치변화가 토석류의 흐름거동 및 충격하중 변화에 미치는 영향을 확인하기 위해, 대책구조물들을 소형수로에 모사한 다음 원통형 구조물의 종방향 배열 수와유로 차단비율을 변화시켜가면서 실내모형실험을 수행하였다. 실험과정에서 대책구조물의 주변 흐름거동을 촬영하고, 중력식 사방댐의 작용하는 토석류의 충격하중을 측정하기 위해, 수로 측면과 상부에는 고속카메라를 설치하였고, 사방댐의 전면에는 로드셀을 설치하였다. 게다가, 글라스 비즈를 이용하여 토석류에 의해 동반되는 큰 직경의 거석들을 수로에 모사하였다. 실험결과, 중력식 사방댐 후면에 원통형 강성기둥 구조물의 설치는 토석류의 충격하중을 크게 감소시키는 것으로 나타났다. 또한, 대책구조물의 유로 차단비율을 증가시키면 거석을 동반한 토석류의 흐름억제를 증가시켜 충격하중을 더욱 감소시키는 것으로 나타났다.

• 자원리싸이클링
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• 제30권6호
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• pp.43-52
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• 2021

본 연구에서는 Taguchi method을 사용하여 폐 배터리 셀 분말(LiNi_xCo_yMn_zO₂, LiCoO₂)으로부터 선택적 리튬 침출을 위한 최적의 질산염화 공정에 대한 연구를 진행했다. 질산염화 공정은 질산 침출 및 배소를 통해 질산리튬을 제외한 질산 화합물을 산화물로 변환하여 선택적 리튬 침출을 하는 공정이다. 따라서 전처리 온도, 질산 농도, 질산 침적 양, 배소 온도에 대하여 Taguchi method를 적용하여 인자가 미치는 영향에 대한 분석을 실시하였다. L₁₆(4⁴)직교 배열표를 사용하여 실험하였으며, 신호 대 잡음비(S/N) 및 분산 분석(ANOVA)을 분석하였다. 그 결과 배소 온도가 가장 크게 영향을 미쳤으며 질산 농도, 전처리 온도, 질산 사용량 순으로 영향을 미쳤다. 각 인자에 대해 세부적인 실험을 진행한 결과 전처리 700℃에서 10시간, 10 M 질산 2 ml/g 침출, 275℃ 배소 10시간이 적절하였다. 그 결과 80% 이상의 리튬을 침출을 확인하였다. 400℃ 이상 배소 시 급격하게 리튬 침출율이 감소원인 분석을 위해 질산리튬과 질산 화합물을 배소 후 D.I water에서 침출하지 잔류물에 대해 XRD 분석을 진행하였다. 분석 결과 질산리튬과 질산망간과 400℃ 이상의 온도에서 리튬 망간 옥사이드의 형성하며 D.I water에서 침출하지 않음을 확인하였다. 질산염화 공정 시 침출된 용액을 고액분리 후 증발농축하여 XRD 분석한 결과 LiNO₃의 회수를 확인하였다.

• 한국산학기술학회논문지
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• 제18권11호
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• pp.88-93
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• 2017

다양한 응용분야를 가진 국부적인 표면플라즈몬 공명 특성을 손쉽게 제어할 수 있는 기술 개발은 매우 중요하다. 또한, 금속 나노입자의 형태, 크기, 그리고 조합에 관한 세심한 조사는 공명특성과 금속 나노구조의 관계를 이해하는데 매우 유용하다. 본 논문은 블록공중합체 마이셀 박막필름으로부터 얻어진 금속나노입자 배열에 따른 국부적인 표면플라즈몬의 공명특성에 관한 연구이다. 우선 전통적인 방법의 블록공중합체 리소그라피를 통해 두 가지 다른, 점 형태 및 링 형태, 금 나노입자를 제조하였다. 그 다음 은거울 반응을 통하여 금 나노입자위에 은이 둘러 쌓이도록 금/은 이중금속 나노구조를 구현했다. 금속 나노 구조체 조절을 위해 에탄올 전처리, 은거울 반응 시간, 블록공중합체의 제거 유무 등의 공정변수를 변화시켰다. 초기 금 나노입자가 잘 제조된 경우 항상 금나노입자 표면에 적절히 은이 잘 형성되었고, 이는 UV-Vis 실험에서 각 금속나노 입자의 고유 플라즈몬 밴드인 금 525nm, 은 420nm에서 각각 나타났다. 하지만 최초 적은 양의 금 나노입자가 제조되었을 경우 은 도금 속도가 빨라져서, 초기 금 나노입자의 표면을 은이 완전히 덮었으며, 이는 UV-Vis 실험에서 금의 플라즈몬 밴드는 나타나지 않고, 은의 고유 플라즈몬 밴드만 420nm에서 나타났다. 블록공중합체로부터 미리 합성된 금나노입자 위에 은을 도금하는 방법은 국부적인 표면플라즈몬 특성을 면밀히 조사하는데 매우 유용하다.

• 전자공학회논문지C
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• 제36C권5호
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• pp.27-37
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• 1999

비냉각 열상장비의 핵심 부품으로 사용되는 InfraRed Focal Plane Array(IRFPA)용 CMOS ReadOut IC (ROIC)를 설계하였다. 설계된 ROIC는 64×64 배열의 Barium Strontium Titanate(BST) 적외선 검출기에서 검출되는 신호를 받아 이를 적절히 증폭하고 잡음제거 필터링을 거쳐 pixel 단위로 순차적으로 출력하는 기능을 수행하며, 검출기 소자와의 임피던스 매칭, 저잡음 및 저전력 소모, 검출기 소자의 pitch 등의 사양을 만족하도록 설계되었다. 검출기 소자와 전치 증폭기 사이의 임피던스 매칭을 위해 MOS 다이오드 구조를 기본으로 하는 새로운 회로를 고안하여 적용함으로써 표준 CMOS 공정으로 구현이 가능하도록 하였다. 또한, tunable 저역통과 필터를 채용하여 신호대역 이상의 고주파 잡음이 제거되도록 하였으며, 단위 셀 내부에 클램프 회로를 삽입하여 출력신호의 신호 대 잡음비가 개선되도록 하였다. 64×64 IREPA ROIC는 0.65-㎛ 2P3M (double poly, tripple metal) N-Well CMOS 공정으로 설계되었으며, 트랜지스터, 커패시터 및 저항을 포함하여 약 62,000여개의 소자로 구성되는 코어 부분의 면적은 약 6.3-{{{{ { mm}_{ } }}}}×6.7-{{{{ { mm}_{ } }}}}이다.

• 전자공학회논문지
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• 제51권3호
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• pp.61-71
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• 2014

임베디드 시스템의 저장매체 시장의 플래시 메모리의 점유율이 증가되고 반도체 산업이 성장함에 따라 플래시 메모리의 수요와 공급이 큰 폭으로 증가하고 있다. 특히 스마트폰, 테블릿 PC, SSD등 SoC(System on Chip)산업에 많이 사용되고 있다. 플래시 메모리는 셀 배열 구조에 따라 NOR-형과 NAND-형으로 나뉘고 NAND-형은 다시 Cell당 저장 가능한 bit수에 따라서 SLC(Single Level Cell)과 MLC(Multi Level Cell)로 구분된다. NOR-형은 BIST(Bulit-In Self Test), BIRA(Bulit-In Redundancy Analysis)등의 많은 연구가 진행되었지만 NAND-형의 경우 BIST 연구가 적다. 기존의 BIST의 경우 고가의 ATE 등의 외부 장비를 사용하여 테스트를 진행해야한다. 하지만 본 논문은 MLC NAND-형 플래시 메모리를 위해 제안되었던 MLC NAND March(x)알고리즘과 패턴을 사용하며 내부에 필요한 패턴을 내장하여 외부 장비 없이 패턴 테스트가 가능한 유한상태머신(Finite State Machine) 기반구조의 MLC NAND-형 플래시 메모리를 위한 BIST를 제안하여 시스템의 신뢰도 향상과 수율향상을 위한 시도이다.

• 한국항행학회논문지
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• 제19권1호
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• pp.60-65
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• 2015

본 논문에서는 2.4 GHz ISM대역에서 사용가능한 0차 공진 안테나를 새롭게 제안하였다. 2.4 GHz ISM대역을 사용하는 Wi-fi, Bluetooth 및 Zigbee와 같은 무선통신 시스템의 경우, 방향에 따른 수신 전계강도의 변화가 없는 전방향 방사패턴을 가진 안테나의 사용을 필요로 한다. 0차 공진 안테나의 경우 안테나의 공진길이에 무관하게 소형화에 유리할 뿐만 아니라 전방향성의 방사패턴을 가지는 장점이 있다. 제안된 안테나는 단위 요소셀의 크기를 모노폴 안테나의 공진길이인 ${\lambda}/4$이하로 정하고 이를 2소자로 배열한 형태이다. 설계에 이용된 PCB의 크기는 $50{\times}50mm^2$이고 제안된 안테나는 PCB의 중상부에 $8{\times}5mm^2$의 제한된 크기로 설계 및 제작되었다. 제작된 안테나의 특성측정결과, 임피던스 대역폭($S_{11}{\leq}-10dB$)이 100 MHz (2.4~2.5 GHz)로 크기에 비해 꽤 넓은 대역폭을 얻을 수 있었으며, 해당 대역에서 3 dBi 이상의 높은 이득을 얻을 수 있었다.

• 전기전자학회논문지
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• 제24권3호
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• pp.901-908
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• 2020

몽고메리 모듈러 역원 연산을 확장 가능형 하드웨어로 구현하기 위한 방법에 대해 기술한다. 제안되는 확장 가능형 구조는 워드 (32-비트) 단위로 연산을 수행하는 처리요소의 1차원 배열 구조를 가지며, 사용되는 처리요소의 개수에 따라 성능과 하드웨어 크기를 조절할 수 있다. 설계된 확장 가능형 몽고메리 모듈러 역원기를 Spartan-6 FPGA 소자에 구현하여 하드웨어 동작을 검증하였다. 설계된 역원기를 180-nm CMOS 표준 셀로 합성한 결과, 사용되는 처리요소의 개수 1~10에 따라 동작 주파수는 167~131 MHz, 게이트 수는 60,000~91,000 GEs (gate equivalents)로 평가되었다. 256 비트 모듈러 역원 연산의 경우, 처리요소의 개수 1~10에 따라 평균 18.7~118.2 Mbps의 연산성능을 갖는 것으로 예측되었다. 제안된 확장 가능형 모듈러 역원 연산기는 사용되는 처리요소의 개수에 따라 연산성능과 게이트 수 사이에 교환조건이 성립하며, 따라서 응용분야에서 요구되는 연산성능과 하드웨어 요구량에 최적화된 모듈러 역원 연산회로를 구현할 수 있다.

• 한국항공우주학회지
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• 제48권8호
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• pp.555-563
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• 2020

전진익 항공기는 평익 항공기와 비교하였을 때 우월한 공력 특성을 갖고 있다. 그러나 전진익 항공기는 종래의 주익에 비하여 낮은 발산 속도를 갖고 있게 되고, 이는 설계 단계에서 필수적으로 고려하여야 한다. 이러한 문제를 해결하기 위하여 공력탄성학적 테일러링에 대한 연구가 이루어졌다. 적층 판의 최적의 적층 배열을 찾기 위해선 반복적인 계산이 필요하고 이를 위하여 모델링이 용이하고 계산 효율성이 우수한 1차원 보 축소 해석을 수행한다. 해석을 위하여 다물체 동역학 프로그램인 DYMORE를 사용하였고 이를 해석해와 비교하였다. 또한 NACA0015 형상의 다중 셀 구조 단면을 해석하기 위하여 상용 프로그램 VABS를 사용하였고 전진익 항공기의 날개를 보다 현실적으로 해석하기 위하여 oblique 기능을 사용하였다. 공력탄성학적 테일러링을 통하여 얻은 최적의 발산 속도는 238.9m/s이고 이는 기존에 동일 중량, 단일 방향으로 적층한 날개에 비하여 42% 가량 개선된 수치이다. 하지만 공력탄성학적 테일러링이 부주의하게 적용할 경우 기존 단일 적층 날개에 비하여 오히려 감소된 발산 속도를 가질 수 있음을 확인하였다.

• 정보처리학회논문지A
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• 제11A권2호
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• pp.115-122
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• 2004

본 논문에서는 전류모드 CMOS를 사용하여 다치 가산기 및 다치 승산기를 구현하였으며, 먼저 효과적인 집적회로 설계 이용성을 갖는 전류모드 CMOS를 사용하여 3치 T-게이트와 4치 T-게이트를 구현하였다. 구현된 다치 T-게이트를 조합하여 유한체 $GF(3^2)$의 2변수 3치 가산표와 승산표를 실현하는 회로를 구현하였으며, 이들 다치 T-게이트를 사용하여 유한체 $GF(4^2)$의 2변수 4치 가산표와 승산표를 실현하는 회로를 구현하였다. 또한, Spice 시뮬레이션을 통하여 이 회로들에 대한 동자특성을 보였다. 다치 가산기 및 승산기들은 $1.5\mutextrm{m}$ CMOS 표준 기술의 MOSFET 모델 LEVEL 3을 사용하였고, 단위전류는 $15\mutextrm{A}$로 하였으며, 전원전압은 3.3V를 사용하였다. 본 논문에서 구현한 전류모드 CMOS의 3치 가산기와 승산기, 4치 가산기와 승산기는 일정한 회선경로 선택의 규칙성, 간단성, 셀 배열에 의한 모듈성의 이점을 가지며 특히 차수 m이 증가하는 유한체의 두 다항식의 가산 및 승산에서 확장성을 가지므로 VLSI화 실현에 적합한 것으로 생각된다.