• Journal of the Institute of Electronics and Information Engineers
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• v.52 no.10
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• pp.56-63
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• 2015

Not only performance analysis but also power analysis at early design stages is important in designing a system-on-chip. We propose a power modeling based on clock gating enable signals that enables accurate power analysis at a high-level. Power state is defined as combinations of the values of the clock gating enable signals and we can extract the clock gating enable signals to generate the power model automatically. Experimental results show that the average power accuracy is about 96% and the speed gain of power analysis at the high-level power is about 280 times compared to that at the gate-level.

• Electronics and Telecommunications Trends
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• v.12 no.5 s.47
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• pp.95-106
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• 1997

집적회로 설계에서 소비 전력은 집적도가 증가함에 따라서 중요한 설계 사양으로 전력 소비를 낮추기 위한 저전력 설계 기술에 대한 연구가 많이 진행되고 있다. 저전력 설계 기술은 소비 전력에 대한 정확한 예측 기술과 예측된 결과를 이용한 최적화 기술로 나뉘어 진다. 이들 기술은 논리 수준에서 많은 연구가 진행되었으며 현재, 효과적인 예측과 최적화가 가능한 행위 및 아키텍처 수준의 상위 수준에서 저전력 설계에 대한 연구가 진행되고 있다. 저전력 설계를 위한 최적화 기술, CAD 환경, 그리고 툴에 대하여 살펴보고 상위수준합성 시스템인 HYPER에 대하여 간략하게 소개한다

• Proceedings of the IEEK Conference
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• 1998.06a
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• pp.791-794
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• 1998

칩의 집적도에 비레한 테스트 문제의 원초적인 해결은 VHDL등으로 기술되는 상위기능 수준에서부터 고려되어야 한다. 본 논문에서는 상위수준의 기능정보에서 테스트점을 삽입 제어흐름(control flow)를 변경하여 고집적 회로의 고장점검도를 증진시키는 기술을 소개한다. while 푸프와 if-then-else 제어문에 AND 및 OR 타입 등의 테스점을 삽입하여 내부 신호의 조정도를 최적화시킨다. 랜덤패턴 시뮬레이션을 벤치마크 회로에 적용 각 변수의 조정도를 산출하여 테스트점의 종류 및 삽입할 위치를 결정하였다. 본 연구에서 제안하는 상대적 랜덤도에 의하여 VHDL 코드에 단일 테스트점을 삽입 합성한 결과 게이트 수준회로에 대한 고장점검도가 최대 30% 까지 증진됨을 알 수 있었다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.45 no.11
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• pp.83-88
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• 2008

In this paper, a new scheduling method considering bit-level delays for high-level synthesis is proposed. Conventional bit-level delay calculation for high-level synthesis was usually limited for specific resources. However, we have developed an efficient bit-level delay calculation method which is applicable to various resources, in this research. This method is applied to scheduling. The scheduling algorithm is based on list scheduling and executes chaining considering bit-level delays. Furthermore, multi-cycle chaining can be allowed to improve performance under resource constraints. Experimental results on several well-known DSP examples show that our method improves the performance of the results by 14.7% on the average.

• Digital Contents
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• no.11 s.126
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• pp.144-151
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• 2003

문제점: 하위 수준 D3D 지원_ 버텍스 버퍼를 만들기 위해 코어 Direct3D(D3D)는 하위 수준의 메모리 관리만 지원한다. 버텍스 버퍼 데이터는 void* 포인터를 사용해 액세스 된다. 코어 D3D에서 하위 수준의 지원은 매우 적절하다. D3DX는 전체 메시 클래스로서 포함한 상위 수준도 지원한다. 이 상위 수준과 하위 수준 사이에는 아무 것도 없다. 하위 수준의 버텍스 버퍼(VB)를 사용하기 위해서는 먼저 버텍스데이터 구조를 만들고 크기에 맞는 VB를 만든 후 이를 데이터로 채우고(void* 포인터 배치) 마지막으로 필요한 버텍스 선언을 한다. 애플리케이션 코드는 D3D 없이도 스스로 일관성을 가져야 하며 몇몇 하위 수준 에러가 발생할 수도 있다. 기껏해야 에러는 실행하면서 D3D의 디버그 버전으로 잡아낼 수 있다. 최악의 경우, 애플리케이션 문제를 발생시킬 수 있는데 이럴 경우 종종 디버그가 어려울 수도 있다.

• Proceedings of the Korea Information Processing Society Conference
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• 2000.10b
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• pp.1445-1448
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• 2000

이 논문에서는 개념간의 애매한 관계를 적절히 표현할 수 있는 퍼지 개념 계층을 참조하여 최하위 개념 수준에서부터 최상위 개념 수준까지 각 수준에서 연관 규칙을 추출하는 다중 수준 상향식 연관규칙 마이닝 방법을 제안한다. 상위 개념 수준에서 빈발 항목 집합을 구하는데 필요한 상위 개념 수준의 트랜잭션 데이터베이스를 생성하는 방법을 소개한다. 또한 제안한 방법의 응용성을 보이기 위해 실험 과정과 결과를 보인다.

• Journal of Educational Research in Mathematics
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• v.13 no.3
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• pp.383-401
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• 2003

This study intends to examine the characteristics of Korean students' mathematics achievement according to the TIMSS-R International Benchmarks in the relation with mathematics curriculum and text. The concrete contents of this study are as followings. First, we consider the Korean students' mathematical abilities according to the TIMSS-R international benchmarks classified into Top 10% Benchmark, Upper Quarter Benchmark, Median Benchmark, and Lower Quarter Benchmark. Second, we examine the precent correct and the error-types of Korean students on the anchor items of such benchmarks. From these examinations, we grasp the mathematical titles that Korean students showed insufficient performance and lead the educational implications.

• Journal of the Korea Academia-Industrial cooperation Society
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• v.12 no.7
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• pp.3245-3250
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• 2011

This study introduces a threat level assessment model adapting Fuzzy theories in order to help make decisions for better covering quantitative factors and qualitative ones together. The threat is classified into three major categories - one resulting from navigational condition, another from target vessel specification and the other from external decision environment. The threat levels by each category are examined by a fuzzy inference, and its corresponding weights are assigned via fuzzy measures. Finally the high level threat measures become integrated via a Choquet Fuzzy Integral method into ultimate threat level indicators.

• Proceedings of the Korean Information Science Society Conference
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• 2001.04a
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• pp.43-45
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• 2001

본 논문에서는 MPEG 비디오 코어 프로파일 디코더 ASIC 상위 구조 설계를 시스템 수준에서 검증하는 기법을 제시한다. 상위 구조 설계는 RISC 프로세서와 펌웨어 그리고 일반 로직이 병존하는 혼합형 구조라는 것과 설계의 상위 단계라는 특징을 가지고 있기 때문에 Verilog HDL과 CSIM 모델 두 가지 모델이 혼합되어 있다. 통합 환경은 C 언어를 이용한 하드웨어 모델링 기법과 PLI를 통한 프로그래밍 언어와 Verilog의 통합 방법을 이용하여 설계 단계에서 각 블록의 특성에 가장 적합한 모델을 이용하여 동작 검증이 가능하도록 하였다.

• Journal of The Korean Association For Science Education
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• v.20 no.2
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• pp.214-220
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• 2000

The difference (bias) between self-efficacy and chemistry problem-solving ability was investigated for 96 (male: 48, female: 48) high school students. A self-efficacy instrument was administered, which asked the confidence in solving algorithmic and conceptual problems successfully. Their chemistry problem-solving ability was then assessed with 10 algorithmic and 10 conceptual problems as same in the self-efficacy instrument. Although students had higher scores in the algorithmic problems, no significant difference was found in the self-efficacy to solve the two different forms of problems. Therefore, the bias scores in the conceptual problems were higher than those in the algorithmic problems. Two-way ANOVA results for the bias in the algorithmic problems revealed a significant interaction between gender and the previous achievement level. Analysis of simple effects indicated that the bias scores of high-achieving boys were significantly higher than those of high-achieving girls. While most high-achieving boys were in the overconfident category, high-achieving girls were more likely to be in the underconfident category.