• Title/Summary/Keyword: 산화막식각

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진공 장비용 코팅부품의 내플라즈마 특성 평가 방법

  • No, Seung-Wan;Sin, Jae-Su;Lee, Chang-Hui;Gang, Sang-U;Kim, Jin-Tae;Sin, Yong-Hyeon;Yun, Ju-Yeong
    • Proceedings of the Korean Vacuum Society Conference
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    • 2010.02a
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    • pp.329-329
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    • 2010
  • 반도체 및 디스플레이의 진공부품은 알루미늄 모제에 전해연마법(electrolytic polishing), 양극산화피막법(Anodizing), 플라즈마 용사법(Plasma spray) 등을 사용하여 $Al_2O_3$ 피막을 성장시켜 사용되고 있다. 반도체 제조공정 중 30~40% 이상의 비중을 차지하는 식각(etching) 및 증착(deposition) 공정은 대부분 플라즈마를 사용하고 있다. 플라즈마에 의해 화학적, 물리적 침식이 발생하여 코팅막에 손상을 일으켜 코팅막이 깨지거나 박리되면서 다량의 Particle을 생성함으로써 생산수율에도 문제를 야기 시킨다고 알려져 있다. 하지만 이들 코팅막을 평가하는 방법은 거의 전무하여 산업계에서 많은 애로를 겪고 있다. 이러한 코팅부품의 내플라즈마 성능평가 방법과 기준이 없어 적절한 교체시기를 파악하기 위한 코팅부품의 손상정도를 정량화 및 평가 방법의 표준화를 구축하는 연구를 수행하였다. 본 연구에서는 이러한 소재의 특성평가를 위해 공정에서 사용 중 손상되어 교체된 샘플의 모폴로지 관찰하고 내전압 측정으로 전기적 특성을 분석하여 손상 전, 후의 변화를 관찰하였다. 또한 플라즈마의 영향에 따른 코팅 막 형태 변화 및 전기적 특성의 변화를 알아보기 위하여 양극산화피막법(Anodizing)으로 $Al_2O_3$를 성장시킨 평가용 샘플을 제작한 후, Plasma chamber 장비를 이용하여 플라즈마 처리에 따른 코팅막의 내전압, 식각율, 표면 미세구조의 변화를 측정하였고 이를 종합적으로 고려하여 진공 장비용 코팅부품의 공정영향에 의한 내플라즈마 특성평가방법 개발에 관하여 연구하였다. 이러한 실험을 통해 플라즈마 처리 후 코팅 막에 크랙이 발생되는 것을 확인할 수 있었고 코팅 막의 손상으로 전기적 특성이 감소를 것을 확인할 수 있었다. 또한 ISPM 장비를 이용하여 진공 장비용 코팅부품이 플라즈마 공정에서 발생하는 오염 입자를 측정할 수 있는 방법을 연구하였다. 이러한 결과를 이용하여 진공공정에서 사용되는 코팅부품이 플라즈마에 의한 손상정도를 정량화 하고 평가방법을 개발하여 부품 양산업체의 진공장비용 코팅부품 개발 신뢰성 향상이 가능할 것으로 본다.

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Wet Etching Characteristics of Cu Surface for Cu-Cu Pattern Direct Bonds (Cu-Cu 패턴 직접접합을 위한 습식 용액에 따른 Cu 표면 식각 특성 평가)

  • Park, Jong-Myeong;Kim, Yeong-Rae;Kim, Sung-Dong;Kim, Jae-Won;Park, Young-Bae
    • Journal of the Microelectronics and Packaging Society
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    • v.19 no.1
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    • pp.39-45
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    • 2012
  • Three-dimensional integrated circuit(3D IC) technology has become increasingly important due to the demand for high system performance and functionality. In this work, BOE and HF wet etching of Cu line surfaces after CMP were conducted for Cu-Cu pattern direct bonding. Step height of Cu and $SiO_2$ as well as Cu dishing after Cu CMP were analyzed by the 3D-Profiler. Step height increased and Cu dishing decreased with increasing BOE and HF wet etching times. XPS analysis of Cu surface revealed that Cu surface oxide layer was partially removed by BOE and HF wet etching treatment. BOE treatment showed not only the effective $SiO_2$ etching but also reduced dishing and Cu surface oxide rather than HF treatment, which can be used as an meaningful process data for reliable Cu-Cu pattern bonding characteristics.

AES and XPS Analysis of GaAs Surfaces Sulfurized by $H_2S$ Gas ($H_2S$ 가스로 유황처리된 GaAs 표면의 AES 및 XPS 분석)

  • 신장규;이동근;김항규
    • Journal of the Korean Vacuum Society
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    • v.3 no.3
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    • pp.264-268
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    • 1994
  • 본연구에서는 HCl 또는 NH4OH로 산화막을 식각학 GaAs 표면에 H2S 가스를 이용하여 유황처 리하였다. 표면의 화학적 조성 및 결합상태를 측정하기 위하여 AES 및 XPS를 사용하였다. 시편들은 30,200 및 $350^{\circ}C$로 가열하면서 H2S가스와 반응시켰다. 이때 유황은 GaAs 표면의 Ga 원자 및 As 원자 와 화학결합을 형성하고 있음이 밝혀졌다. 또한 $350^{\circ}C$로 가열된 시편이 $30^{\circ}C$ 또는 $200^{\circ}C$로 가열된 시편 보다 표면에 결합된 유황의 양이 많은 것으로 나타났다. 아울러 (NH4)2S 수용액 또는 Na2S 수용액으로 유황처리된 경우와 동일하게 H2S 가스로 유황처리된 GaAs 표면에서는 Ga 산화막 및 As 산화막이 거 의 관측되지 않았다.

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Study of the New Structure of Inter-Poly Dielectric Film of Flash EEPROM (Flash EEPROM의 Inter-Poly Dielectric 막의 새로운 구조에 관한 연구)

  • Shin, Bong-Jo;Park, Keun-Hyung
    • Journal of the Korean Institute of Telematics and Electronics D
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    • v.36D no.10
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    • pp.9-16
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    • 1999
  • When the conventional IPD (inter-poly-dielctrics) layer with ONO(oxide-nitride-oxide) structure was used in the Flash EEPROM cell, its data retention characteristics were significanfly degraded because the top oxide of the ONO layer was etched off due to the cleaning process used in the gate oxidation process for the peripheral MOSFETs. When the IPD layer with the ONON(oxide-nitride-oxide-nitride) was used there, however, its data retention characteristics were much improved because the top nitride of the ONON layer protected the top oxide from being etched in the cleaning process. For the modelling of the data retention characteristics of the Flash EEPROM cell with the ONON IPD layer, the decrease of the threshold voltage cue to the charge loss during the bake was here given by the empirical relation ${\Delta}V_t\; = \;{\beta}t^me^{-ea/kT}$ and the values of the ${\beta}$=184.7, m=0.224, Ea=0.31 eV were obtained with the experimental measurements. The activation energy of 0.31eV implies that the decrease of the threshold voltage by the back was dur to the movement of the trapped electrons inside the inter-oxide nitride layer. On the other hand, the results of the computer simulation using the model were found to be well consistent with the results of the electrical measurements when the thermal budget of the bake was not high. However, the latter was larger then the former in the case of the high thermal budger, This seems to be due to the leakage current generated by the extraction of the electrons with the bake which were injected into the inter-oxide niride later and were trapped there during the programming, and played the role to prevent the leakage current. To prevent the generation of the leakage current, it is required that the inter-oxide nitride layer and the top oxide layer be made as thin and as thick as possible, respectively.

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Step-Coverage Consideration of Inter Metal Dielectrics in DLM Processing : PECVD and $O_3$ ThCVD Oxides (이층 배선공정에서 층간 절연막의 층덮힘성 연구 : PECVD와 $O_3$ThCVD 산화막)

  • Park, Dae-Gyu;Kim, Chung-Tae;Go, Cheol-Gi
    • Korean Journal of Materials Research
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    • v.2 no.3
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    • pp.228-238
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    • 1992
  • An investigation on the step-coverage of PECVD and $O_3$ ThCVD oxides was undertaken to implement into the void-free inter metal dielectric planarization using multi-chamber system for the submicron double level metallization. At various initial aspect ratios the instantaneous aspect ratios were measured through modelling and experiment by depositing the oxides up to $0.9{\mu}m$ in thickness in order to monitor the onset of void formation. The modelling was found to be in a good agreement with the observed instantaneous aspect ratio of TEOS-based PECVD oxide whose re-entrant angle was less than $5^{\circ}$. It is demonstrated that either keeping the instantaneous aspect ratio of PECVD oxide as a first layer less than a factor of 0.8 or employing Ar sputter etch to create sloped oxide edge ensures the void-free planarization after$O_3$ ThCVD oxide deposition whose step-coverage is superior to PECVD oxide. It has been observed that $O_3$ ThCVD oxide etchback scheme has shown higher yield of via contact chain than non etchback process, with resistance per via contact of $0.1~0.3{\Omega}/{\mu}m^2$.

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