• Proceedings of the KAIS Fall Conference
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• 2011.12b
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• pp.434-437
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• 2011

본 논문에서는 H.264/AVC 복호기의 성능을 향상시키기 위해 병렬 역양자화 구조와 역변환 구조를 제안한다. 제안하는 역양자화 구조는 공통 연산기를 사용하여 계산 복잡도를 감소시키고, 4개의 공통연산기를 사용하여 역양자화 수행 사이클 수를 1 사이클로 감소시킨다. 제안하는 역변환 구조는 4개의 변환 연산기를 사용하여 역변환 연산을 수행하는데 2 사이클이 소요된다. 또한 제안하는 구조는 역양자화 연산과 수평 역변환 연산을 동시에 수행하는 병렬 구조를 채택하여 역양자화 및 역변환 수행 사이클 수를 2 사이클로 감소시킨다. 제안하는 구조를 Magnachip 0.18um CMOS 공정 라이브러리를 이용하여 합성한 결과 1.5MHz의 동작 주파수에서 게이트 수는 14,173이고, 표준 참조 소프트웨어 JM 9.4에서 추출한 데이터를 이용하여 성능을 측정한 결과 제안하는 구조의 수행 사이클 수가 기존 구조 대비 38.74% 향상되었다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.25 no.12B
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• pp.1967-1978
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• 2000

본 논문에서는 실행 시에 긴명령어를 구성하는 각 단위 명령어를 독립적으로 스케줄링할 수 있는 EIS 프로세서 구조를 제안하였다. 단위 명령어별 독립적인 수행을 위해서, EIS 프로세서 구조는 여러 개의 연산처리기와 스케줄러의 쌍으로 구성된다. EIS 프로세서 구조내의 모든 스케줄러는 독립적으로 자료종속성이나 자원충돌 여부를 검사하여 단위 명령어를 실행할지 혹은 다음 파이프라인 사이클동안 실행을 지연시킬지를 결정한다. 또한 EIS프로세서용 목적코드는 단위 명령어들간 동기화를 위해서 모든 단위 명령어에 종속성정보를 삽입하는 특징을 지닌다. 즉, EIS 프로세서 구조는 긴명령어내의 각 단위 명령어를 독립적으로 실행시킬 수 있으므로 기존의 VLIW 프로세서 구조나 SVLIW 프로세서 구조에서의 실행지연 시간을 제거할 수 있다. 시뮬레이션을 통해서도 EIS 프로세서 구조의 실행사이클이 VLIW 프로세서 구조나 SVLIW 프로세서 구조에서의 경우보다 더 빠름을 입증할 수 있었다. 특히 실수 명령어 분포가 높은 프로그램에서 EIS 프로세서에서의 실행사이클이 다른 프로세서 구조의 경우에 비하여 현저하게 줄어드는 것을 확인할 수 있었다.

• JOURNAL OF ELECTRICAL WORLD
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• s.272
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• pp.73-80
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• 1999

최근 들어 제품의 최종 처분매립지에 대한 어려움과 주변 환경오염 등이 크게 문제시되고 있다. 가정용 전기제품은 동(銅)$\cdot$알루미늄$\cdot$철(鐵)$\cdot$글라스 등 재이용가치가 있는 소재로 구성되어 있으며 이중에는 앞으로 채굴에 한도가 있는 금속류도 포함되어 있다. 원재료 제조과정에서의 에너지 삭감이란 입장에서도 머티어리얼 리사이클이 필히 추진되어야 할 것이다. 사용필 가전제품에서 환경영향물질의 회수와 리사이클효율을 향상시켜 해체작업자의 육체적 부담을 경감시키는 자동화 공정이 아래와 같이 이미 개발되었다. $\cdot$장척물$\cdot$중량물의 반송에 대하여 자동화가 이루어졌다. $\cdot$제품 분해와 부품분리작업을 위한 자동기계가 개발되었다. $\cdot$리사이클 처리에서의 제품품종 및 제조연대의 다양함에 대하여, 제품구조 데이터베이스의 구축과 작업결과의 자동등록이 이루어졌다. $\cdot$작업원의 수작업은 극히 일부로 한정되어 있다. $\cdot$특수작업에 관한 데이터베이스에서 작업요령이 제시된다. $\cdot$실증운전을 통하여 제품구조 데이터베이스는 충분히 축적되었다. $\cdot$형식데이터의 축적에 따라 작업시간 단축효과가 확인되었다. $\cdot$제품구조$\cdot$재료선택에 관한 많은 경험이 축적되었다.

• Proceedings of the Korea Contents Association Conference
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• 2012.05a
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• pp.317-318
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• 2012

현대의 디자인 산업은 환경을 파괴하던 산업구조를 벗어나 에코디자인을 필두로 친환경적 디자인에 몰두 하여 업사이클에 큰 관심을 보이고 있다. 다양한 산업과 함께 패션 장신구 산업도 친환경적 디자인을 적용, 업사이클 장신구를 개발해야 할 때이다. 이 논문은 다양한 측면에서 업사이클의 개념을 이해하고 사례를 탐구하여 패션장신구 산업의 업사이클 방향을 제시한다.

• Proceedings of the Korea Information Processing Society Conference
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• 2008.05a
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• pp.532-535
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• 2008

내장형 시스템에서 캐시 메모리는 시스템의 성능과 전력 소모에 매우 큰 비중을 차지한다. 일반적인 내장형 시스템에 적용되는 집합 연관 구조 캐시는 모든 웨이에 전력을 공급해야 하므로 전력 소모 효율성이 매우 낮다. 이러한 단점을 보완하기 위해 순차 접근 캐시는 데이터가 존재하는 하나의 캐시만 항상 전력을 공급하게 하는 구조를 제안하지만 모든 작업에 1사이클이 더 소모되는 단점을 갖는다. 캐시 웨이 예측 기법은 적중 시 1사이클의 시간에 1개의 웨이에 만 전력을 공급하게 하는 최상의 구조를 갖지만 적중 실패 시 일반적인 집합 연관 구조보다 1사이클이 더 소모되고 똑같은 전력 소비를 가져오는 단점을 갖는다. 본 논문에서는 이 두 구조의 절충안을 통해 데이터 적중 시 웨이 예측 기법과 같은 성능을 가지며 실패 시에도 순차 접근 캐시와 동일한 성능을 보이는 새로운 내장형 시스템을 위한 저전력 캐시 구조를 제안한다.

• Proceedings of the IEEK Conference
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• 2000.09a
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• pp.259-262
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• 2000

본 논문은 전탐색 블럭매칭 움직임추정 VLSI 구조에서 클럭당 두연산(하나는 클럭의 상향에지, 하나는 하향에지에서 동작)을 수행하는 PE(Processing Element)를 교번적으로 결선, 클럭의 상향에지는 물론 하향에지에서도 동작하도록 하는 방식으로 클럭 사이클수를 줄이는 VLSI 구조를 제안한다 기존 구조에 그대로 적용되는 본 방법은 공급 데이타폭이 2 배, PE 의 HW 복잡도가 1.5 배 절대차 합 연산의 복잡도가 2 배로 늘어나 전체 하드웨어가 복잡해지나, PE수를 2배로 하여 클럭사이클수를 줄이는 방법에 비해서는 매우 효율적이다. 본 제안 구조는 계층적 움직임 추정 알고리듬을 사용한 MPEG-2 움직임 추정기 개발의 설계에 적용하여 기능과 HW 복잡도를 확인하였다.

• Journal of the Korea Academia-Industrial cooperation Society
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• v.13 no.11
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• pp.5389-5396
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• 2012

In this paper, an optimized residual data decoder architecture is proposed to improve the performance in H.264/AVC. The proposed architecture is an integrated architecture that combined parallel inverse transform architecture and parallel inverse quantization architecture with common operation units applied new inverse quantization equations. The equations without division operation can reduce execution time and quantity of operation for inverse quantization process. The common operation unit uses multiplier and left shifter for the equations. The inverse quantization architecture with four common operation units can reduce execution cycle of inverse quantization to one cycle. The inverse transform architecture consists of eight inverse transform operation units. Therefore, the architecture can reduce the execution cycle of inverse transform to one cycle. Because inverse quantization operation and inverse transform operation are concurrency, the execution cycle of inverse transform and inverse quantization operation for one $4{\times}4$ block is one cycle. The proposed architecture is synthesized using Magnachip 0.18um CMOS technology. The gate count and the critical path delay of the architecture are 21.9k and 5.5ns, respectively. The throughput of the architecture can achieve 2.89Gpixels/sec at the maximum clock frequency of 181MHz. As the result of measuring the performance of the proposed architecture using the extracted data from JM 9.4, the execution cycle of the proposed architecture is about 88.5% less than that of the existing designs.

• Journal of KIISE:Computer Systems and Theory
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• v.26 no.3
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• pp.301-312
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• 1999

본 논문에서는 명령어 수준의 병렬성을 다루는 세 가지 프로세서 모델을 정의하고 각 모델별로 명령어 파이프라인을 운용하는 방법에 다른 실행사이클의 변화를 연구하였다. 본 논문에서 고려한 세가지 모델은1) 긴 명령어 인출시 캐시미스가 발생하면 명령어 파이프라인이 정지되는 전통적인 VLIW 구조, 2) 전통적인 VLIW 구조와 같이 긴 명령어 인출시 캐시미스가 발생하면 명령어 파이프라인이 정지되나 실시간에 긴 명령어를 실행 유니트로 스케줄링할 수있으므로 목적 코드에서 LNOP를 제거할 수 있는 구조 및 3)2)의 구조에서 긴 명령어를 인출하는 과정에서 캐시미스가 발생하더라도 LNOP을 분석 유니트로 제공하여 명령어 파이프라인을 계속 진행시키는 구조의 세 가지이다. 연구결과, 세 번째 구조에서 발생되는 LNOP 의 수는 첫 번째 구조와 두 번째 구조에 비하여 적어서 동일한 응용 프로그램을 처리하는데 필요한 실행사이클의 수가 가장 짧았다. 여러 가지 벤치 마크들에 대한 모의 실험에서도 세 번째 구조가 다른 구조의 프로세서에 비하여 실행사이클의 수가 가장 짧음을 확인할 수 있었다.

• Proceedings of the Korea Society for Simulation Conference
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• 1998.10a
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• pp.57-61
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• 1998

FCM은 비구조적인 (unstructured) 문제영역에서 주어진 문제에 대한 효과적인 추론시 적용될 수 있는 매우 유용한 추론도구이다. 그러나, FCM에 사이클이 존재하면 추론효과가 크게 감소한다. 본 논문에서는 사이클이 있는 FCM을 이용하여 의사결정의 질을 높일 수 있는 추론방법을 제시한다. 이를 위하여 FCM내에 존재하는 사이클을 확인하고 해소하는 알고리즘을 제시한다. 아울러 사이클이 제거된 FCM의 추론의 질을 저하시키는 문제중의 하나인 동기화 문제 (levelization) 알고리즘을 제시한다.

• Journal of the Korea Society for Simulation
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• v.7 no.1
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• pp.53-68
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• 1998

FCM은 비구조적인 (unstructured) 문제영역에서 주어진 문제에 대한 효과적인 추론시 적용될 수 있는 매우 유용한 추론도구이다. 그러나, FCM에 사이클이 존재하면 추론효과가 크게 감소한다. 본 노문에서는 사이클이 있는 FCM을 이용한 의사결정의 질을 높일 수 있는 추론방법을 제시한다. 아울러 사이클이 제거된 FCM의 추론이 질을 저하시키는 문제중의 하나인 동기화 문제 (synchronization problem)를 설명하고, 이를 해결하기 위한 방안으로서 FCM 계층화 (levelization) 알고리즘을 제시한다.