• 한국정보과학회:학술대회논문집
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• 한국정보과학회 1999년도 가을 학술발표논문집 Vol.26 No.2 (2)
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• pp.425-427
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• 1999

본 논문에서는 시간 간격을 두고 활영한 흉부의 단순 x선 영상의 차영상을 이용하여 컴퓨터 도움 진단에 활용할 수 있는 방법에 대해 연구하였다. 시간 간격을 두고 촬영한 흉부 단순 x선 영상의 차영상은 시간에 따른 변화를 명확히 보여줌으로써 질병의 조기진단 및 질병의 전개과정 등을 알아보는데 유용하게 쓰일 수 있다. 특히, 이 방법은 폐암과 같이 조기진단이 매우 어려운 질병에 대하여 정기검진 등에서 정기적으로 촬영한 단순 x선 영상을 이용하여 조기진단을 할 수 있는 방법으로 활용될 수 있다. 그러나, 촬영시의 여러 가지 조건들, x선의 세기와 조영시간, 환자의 촬영 자세 및 호흡 상태 등에 따라 단순 x선 영상이 크게 달라져 단순한 뺄셈에 의한 차영상은 진단에 도움이 되지 못한다. 진단에 도움을 주기 위해서는 두 영상 사이의 전체적인 밝기와 대조도를 맞추고 늑골, 쇄골 등 해부학적 구조물의 위치와 크기를 서로 맞추어 차영상을 얻는 영상처리 방법이 필요하다. 또한, 폐의 크기와 위치도 서로 맞추어 차영상을 얻어야 한다. 그러나, 이러한 방법도 늑골과 폐의 크기와 위치 변화가 서로 일치하지 않는 문제점을 가지고 있다. 본 논문에서는 이러한 영상처리를 통하여 차영상을 얻는 방법에 대하여 논하고 방법상의 문제점과 해결 방법을 제시한다.

• 한국음향학회지
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• 제9권2호
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• pp.34-41
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• 1990

음성신호의 전처리과정에서 에너지 퍼래미터는 음소의 변화특성을 나타내기 때문에 많이 사용하고 있다. 그렇지만 추출과정에서 창함수를 적용하기 때문에 창함수길이에 따른 영향을 받게된다. 본논문에서는 창함수길이에 따른 영향을 측정하고 그 영향을 최소화시키는 에너지추출법을 새로이 제안하였다. 이방법으로 추출된 에너지변화도는 창함수길이의 영향을 제거시켰기 때문에 음소의 변화특성을 잘나타낸다. 또한 계산시간은 샘플당 한번의 뺄셈과 덧셈, 그리고 두 번의 비교연산만 있으면 된다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 제14회 신호처리 합동 학술대회 논문집
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• pp.769-772
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• 2001

Waish-Hadamard Transform은 압축, 필터링, 코드 디자인 등 다양한 이미지처리 분야에 응용되어왔다. 이러한 Hadamard Transform을 기본으로 확장한 Jacket Transform은 행렬의 원소에 가중치를 부여함으로써 Weighted Hadamard Matrix라고 한다. Jacket Matrix의 cocyclic한 특성은 암호화, 정보이론, TCM 등 더욱 다양한 응용분야를 가질 수 있고, Space Time Code에서 대역효율, 전력면에서도 효율적인 특성을 나타낸다 [6],[7]. 본 논문에서는 Distributed Arithmetic(DA) 구조를 이용하여 Fast Jacket Transform(FJT)을 구현한다. Distributed Arithmetic은 ROM과 어큐뮬레이터를 이용하고, Jacket Watrix의 행렬을 분할하고 간략화하여 구현함으로써 하드웨어의 복잡도를 줄이고 기존의 시스톨릭한 구조보다 면적의 이득을 얻을 수 있다. 이 방법은 수학적으로 간단할 뿐 만 아니라 행렬의 곱의 형태를 단지 덧셈과 뺄셈의 형태로 나타냄으로써 하드웨어로 쉽게 구현할 수 있다. 이 구조는 입력데이타의 워드길이가 n일 때, O(2n)의 계산 복잡도를 가지므로 기존의 시스톨릭한 구조와 비교하여 더 적은 면적을 필요로 하고 FPGA로의 구현에도 적절하다.

• 한국통신학회논문지
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• 제26권10B호
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• pp.1353-1359
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• 2001

본 논문에서는 위상획득과정과 동기과정에서 trade-off 현상을 향상시킨 듀얼 위상 주파수 검출기를 제안하여 차지펌프 PLL을 설계하였다. 듀얼 위상 주파수 검출기는 상승에지에서 동작하는 POSITIVE 위상 주파수 검출기와 하강에지에서 동작하는 NEGATIVE 위상 주파수 검출기로 구성되어 있다. 제안한 차지펌프는 전류뺄셈회로를 이용하여 전류 부정합을 감소시켰으며, reference spurs와 전압제어발진기의 변동을 감소시킬 수 있도록 구현하였다. 제안한 차지펌프 PLL은 0.25$\mu\textrm{m}$ CMOS 공정을 사용하여 SPICE로 시뮬레이션 하였으며, 그 결과 1.6~1.85GHz의 넓은 동기범위를 나타내었다.

• 한국컴퓨터정보학회논문지
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• 제7권4호
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• pp.89-93
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• 2002

본 논문에서는 32비트 DSP에 사용 가능한 ALU를 설계하였다. 이 ALU는 32비트 연산을 기본 단위로 하고 있으며 5단 파이프라인 중에서 execution 단계에 해당된다. ALU에서 지원하는 기능은 덧셈, 뺄셈, 나눗셈과 같은 산술연산, AND, XOR과 같은 논리연산, 그리고 쉬프트 등이다. 기능별로 여러 기능 블록을 사용하지 않는 대신 몇 개의 기능 블록만을 만들고, 회로 동작이 이 기능 블록들을 공유하도록 설계하였으며, ALU를 설계하기 위해 각 기능 블록을 HDL로 기술하여 시뮬레이션을 수행하였다. 이ALU는 32 비트 DSP에 사용 가능하도록 설계되었다.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 1997년도 추계학술대회 학술발표 논문집
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• pp.402-408
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• 1997

일정 학습계수와 이진 강화함수를 지닌 자기조직화 형상지도(Self-Organizing Feature Map)신경회로망을 FPGA위에 하드웨어로 구현하였다. 원래의 SOFM 알고리즘에서 학습계수가 시간 종속형인데 반하여, 본 논문에서 하드웨어로 구현한 알고리즘에서는 학습계수가 일정인 값으로 고정되며 이로 인한 성능저하를 보상하기 위하여 이진 강화함수를 부가하였다. 제안한 알고리즘은 복잡한 곱셈 연산을 필요로 하지 않으므로 하드웨어 구현시 보다 쉽게 구현 가능한 특징이 있다. 1개의 덧셈/뺄셈기와 2개의 덧셈기로 구성된 단위 뉴런은 형대가 단순하면서 반복적이므로 하나의 FPGA위에서도 다수의 뉴런을 구현 할 수 있으며 비교적 소수의 제어 신호로서 이들을 모두 제어 가능할 수 있도록 설계하였다. 실험결과 각 구성부분은 모두 이상 없이 올바로 동작하였으며 각 부분이 모두 종합된 전체 시스템도 이상 없이 동작함을 알 수 있었다.

• 전자공학회논문지B
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• 제32B권3호
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• pp.24-30
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• 1995

The process of conventional floating-point additio $n_traction operation consists of alignment, additio $n_traction, normalization, and rounding stage. Because rounding stage needs an incrementor or adder, it occupies much time and chip area. In addition, it needs additional time and hardware for renormalization which occurs in overflow due to rounding In this paper, floating-point adde $r_tractor performing rounding and additio $n_traction in parallel is presented by using the feature of additio $n_traction and carry select adder used in additio $n_tracting stage. Proposed floating point adde $r_tractor doesn't need time and incrementor nor adder for rounding. Also, renormalization doesn't occur since rounding is performed prior to normalization.to normalization.

• East Asian mathematical journal
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• 제34권2호
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• pp.85-101
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• 2018

The purpose of this paper is to investigate counting-based and collection-based computation of the elementary mathematics textbook in Korea and United States of America. As a results, we will provide some suggestive points through how to use and activity of number line, decomposing number, counting, grouping and so on by analyzing counting and collection-based computation in the elementary mathematics textbook of Korea and United States of America.

• 대한수학교육학회지:학교수학
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• 제6권2호
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• pp.135-151
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• 2004

수학교과서의 대부분을 차지하고 있는 문장제가 실생활 상황을 반영하여 제시되기보다는 문제에서 주어진 숫자와 연산의 기계적인 조합을 통해 문제를 해결하게 하는 경향으로 나타나는 문제점은 계속해서 지적되어 왔다. 이는 수학교육이 지향하고 추구하고 있는 실제적 상황에서의 문제 해결력 함양을 위해서 간과할 수 없는 지적이라고 보여진다. 이에 본 연구에서는 초등학생을 대상으로 이전에 보아왔던 정형화되어 있는 문제들보다는 현실적인 상황을 고려한 문장제에 대해 그들이 얼마나 현실적인 측면을 고려하여 반응하는지 파악하고자 하였다. 이를 위한 문항들은 덧셈, 뺄셈, 곱셈, 나눗셈을 포함한 연산과 올림의 개념을 내포하는 문제들로 이루어졌다. 그 결과, 대부분의 초등학생들이 현실적인 문장제에 대해 현실성을 고려하여 문제를 해결하지 못하는 것으로 나타났다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2000년도 봄 학술발표논문집 Vol.27 No.1 (A)
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• pp.21-23
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• 2000

고속 회로 합성에 있어서, Wallace 트리 스타일은 연산을 위한 가장 효율적인 수행방식의 하나로 인식되어 졌다. 그러나, 이러한 방법은 빠른 곱셈기의 수행이나 여러 가지 연산수행에 있어, 입력 시그널을 고려하지 않은 일반적인 구조로 수행되어졌다. 본 논문은 연산기에 있어서 이러한 제한점을 극복하는 문제를 다룬다. 우리는 캐리-세이브 방법을 덧셈, 뺄셈, 곱셈이 혼합되어 일T는 일반적인 연산 회로에 적용한다. 그 결과 효율적인 회로를 생성하며, 시그널들이 임의의 도달시간에 대해 회로의 도달시간을 최적화 한다. 또한, 우리는 최적 지연시간의 캐리-세이브 가산회로를 생성하는 효율적인 알고리즘을 제안하였다. 우리는 이러한 최적화 방법을 여러 고속 디지털 필터에 적용시켜 보았고 이는 기존의 비트 단위가 아닌 캐리-세이브 수행방법보다 5%에서 30%사이의 수행시간 향상을 가져왔다.