• Title/Summary/Keyword: 비트 확장

Search Result 315, Processing Time 0.034 seconds

퍼블릭 블록체인의 보안 위협과 블록체인 확장성 문제의 연관성에 대한 분석

  • Noh, Siwan;Rhee, Kyung-Hyune
    • Review of KIISC
    • /
    • v.28 no.3
    • /
    • pp.26-32
    • /
    • 2018
  • 최초의 암호화폐인 비트코인의 등장과 함께 그 기반기술인 블록체인에 대한 국내외의 관심이 증가하는 가운데 국외에서는 블록체인의 확장성 문제에 대한 논의가 활발히 이루어지고 있다. 블록체인은 시스템을 관리하는 중앙기관 대신 네트워크의 사용자들의 합의에 기반하여 시스템을 유지한다. 신뢰할 수 없는 사용자 간의 합의를 위해 작업증명이라는 신뢰성 보장을 위한 기술을 사용하였고 이로 인해 비트코인과 같은 퍼블릭 블록체인은 제한된 처리량을 가지게 되었다. 현재까지 알려진 대부분의 공격들이 이러한 제한된 처리량으로 인한 처리 지연으로 공격 성공률이 증가하기 때문에 확장성 문제 해결을 위한 연구가 필요한 실정이다. 본 논문에서는 현재 알려진 퍼블릭 체인에서의 보안 위협을 분석하고 확장성 문제와 함께 현재 알려진 확장성 문제 솔루션에 대한 소개 및 앞서 서술한 보안 위협과의 연관성에 대해 분석한다.

Amplified Boomerang Attack against Reduced-Round SHACAL (SHACAL의 축소 라운드에 대한 확장된 부메랑 공격)

  • 김종성;문덕재;이원일;홍석희;이상진
    • Journal of the Korea Institute of Information Security & Cryptology
    • /
    • v.12 no.5
    • /
    • pp.87-93
    • /
    • 2002
  • SHACAL is based on the hash standard SHA-1 used in encryption mode, as a submission to NESSIE. SHACAL uses the XOR, modular addition operation and the functions of bit-by-bit manner. These operations and functions make the differential cryptanalysis difficult, i.e, we hardly find a long differential with high probability. But, we can find short differentials with high probability. Using this fact, we discuss the security of SHACAL against the amplified boomerang attack. We find a 36-step boomerang-distinguisher and present attacks on reduced-round SHACAL with various key sizes. We can attack 39-step with 256-bit key, and 47-step with 512-bit key.

A Study on 16 bit EISC Microprocessor (16 비트 EISC 마이크로 프로세서에 관한 연구)

  • 조경연
    • Journal of Korea Multimedia Society
    • /
    • v.3 no.2
    • /
    • pp.192-200
    • /
    • 2000
  • 8 bit and 16 bit microprocessors are widely used in the small sited control machine. The embedded microprocessors which is integrated on a single chip with the memory and I/O circuit must have simple hardware circuit and high code density. This paper proposes a 16 bit high code density EISC(Extendable Instruction Set Computer) microprocessor. SE1608 has 8 general purpose registers and 16 bit fixed length instruction set which has the short length offset and small immediate operand. By using an extend register and extend flag, the offset and immediate operand in instruction could be extended. SE1608 is implemented with 12,000 gate FPGA and all of its functions have been tested and verified at 8MHz. And the cross assembler, the cross C/C++compiler and the instruction simulator of the SE1608 have been designed and verified. This paper also proves that the code density$.$ of SE1608 shows 140% and 115% higher code density than 16 bit microprocessor H-8300 and MN10200 respectively, which is much higher than traditional microprocessors. As a consequence, the SE1608 is suitable for the embedded microprocessor since it requires less program memory to any other ones, and simple hardware circuit.

  • PDF

차세대기가비트 이더넷 스위치 기술

  • 백정훈;주범순
    • The Magazine of the IEIE
    • /
    • v.31 no.8
    • /
    • pp.83-95
    • /
    • 2004
  • 이더넷 특유의 범용성과 라인 속도의 포워딩 기능을 제공하는 고성능 네트워크 프로세서의 등장으로 메트로 이더넷의 핵심 장비로 선보인 이더넷 스위치는 메트로 영역에서의 성공 여세를 몰아코어 영역까지 적용범위를 확장하고 있다. 이러한 이더넷 스위치의 시장 변화에 따라 세계 유수의 이더넷 스위치 벤더는 스위칭 용량에 있어서는 수 Tbps ∼ 수 십 Tbps, 라인 인터페이스 및 패킷 처리 능력에 있어서는 10 기가비트 이더넷을 넘어 이것의 후속 버전인 40 기가비트 이더넷 혹은 100 기가비트 이더넷을 수용하면서 캐리어 수준의 신뢰도를 제공하는 차세대 이더넷 스위치 개발을 가속화하고 있는 실정이다.(중략)

  • PDF

AMEX: Extending Addressing Mode of 16-bit Thumb Instruction Set Architecture (AMEX: 16비트 Thumb 명령어 집합 구조의 주소 지정 방식 확장)

  • Kim, Dae-Hwan
    • Journal of the Korea Society of Computer and Information
    • /
    • v.17 no.11
    • /
    • pp.1-10
    • /
    • 2012
  • In this paper, the extension of the addressing mode in the 16-bit Thumb instruction set architecture is proposed to improve the performance of 16-bit Thumb code. The key idea of the proposed approach is the introduction of new addressing modes for more frequent instructions by using the saved bits from the reduction of the register fields in less frequently used instructions. The proposed approach adopts efficient addressing modes from the 32-bit ARM architecture, which is the superset of the 16-bit Thumb architecture. To speed up access to a data list, scaled register offset addressing mode and post-indexed addressing mode are introduced for load and store instructions. Experiments show that the proposed approach improves performance by an average of 8.5% when compared to the conventional approach.

A Visual Weighting-Based Bit Allocation Algorithm for H.264 Scalable Extension(SE) (H.264 스케일러블 확장을 위한 시각적 가중치 기반 비트 할당 알고리즘)

  • Quan, Shan Guo;Ha, Ho-Jin
    • Journal of Korea Multimedia Society
    • /
    • v.14 no.5
    • /
    • pp.650-657
    • /
    • 2011
  • This paper proposes a novel bit allocation algorithm for H.264 scalable extension(SE) based on a human visual system (HVS) to improve the coding efficiency. The proposed algorithm is consist of two stages: visual weighting model and visual weighting-based bit allocation algorithm. In the first stage, the visual weighting for each macroblock (MB) is analyzed according to the region of interests. Then the adaptation of the visual weighting into the bit allocation routine for each quality layer is performed for improving the visual quality. In the simulation results, it is observed that the proposed scheme can improve the subjective and objective video quality in the same bit rate, compared to the previous scalable video coding in H.264.

A Study on Correlation Accuracy Improvement of the Daejeon Correlator using Expansion of Effective Bit-number (유효 비트수 확장을 이용한 대전상관기의 상관 정밀도 개선에 관한 연구)

  • Yeom, Jae-Hwan;Roh, Duk-Gyoo;Oh, Se-Jin;Oh, Chung-Sik;Jung, Jin-Seung;Chung, Dong-Kyu;Yun, Young-Joo;Ozeki, Kensuke;Onuki, Hirofumi;Kim, Yong-Hyun;Hwang, Cheol-Jun
    • Journal of the Institute of Convergence Signal Processing
    • /
    • v.14 no.4
    • /
    • pp.255-260
    • /
    • 2013
  • In this paper, we propose the effective bit expansion of FFT module for improving the accuracy of correlation result of the Daejeon correlator. The Daejeon correlator based on FPGA was implemented in order to fast data processing with the fixed-point of FFT operation. In correlation result, however, the phenomenon of phase concentration to 0 degree was appeared in lower frequency area of bandwidth due to lack of operational bit. This phenomenon has an affect on the accuracy of correlation result by introducing the effect of data loss because of excluding phase concentration during analysis of observed radio source. In order to improving the accuracy of correlation result we carried out the simulation by expanding bit-number than 16-bit operation of previous FFT module within given resource limits of FPGA. Through the simulation results, the effective bit number for FFT module within used FPGA resource limits is able to expand, and we confirmed that the operational 20-bit of FFT module is effective for improving accuracy of correlation result by comparing with experimental result.

Implementation of the Systolic Array for Band Matrix Multiplication using Mutiplexer-based Bit-serial Multiplier (멀티플렉서 기반의 비트 연속 승산기를 이용한 시스톨릭 어레이 며 행렬 승산기 구현)

  • 한영욱;김진만;유명근;송기용
    • Proceedings of the Korea Institute of Convergence Signal Processing
    • /
    • 2003.06a
    • /
    • pp.288-291
    • /
    • 2003
  • 본 논문에서는 모듈성과 확장성을 갖는 시스톨릭 어레이를 이용한 두 띠 행렬의 비트 연속 승산기 구현에 대하여 기술한다. 띠 폭이 3인 4$\times$4 띠 행렬이 주어질 때 워드 레블 승산기 설계를 위한 3차원 DG로부터 2차원 시스톨릭 어레이를 유도한 후, 워드 레블 PE를 비트 연속 승산기와 가산기를 이용하여 비트 레블 PE로 변환시켜 띠 행렬의 비트 레블 승산기를 설계한다. 구현된 워드 레블 승산기와 비트 레블 승산기는 RT 수준에서 VHDL로 모델링하여 동작을 검증하였다. 검증된 시스톨릭 어레이를 이용한 워드 레블 승산기와 비트 레블 승산기는 Hynix에서 제공하는 0.35$\mu\textrm{m}$ 셀 라이브러리를 사용하여 Synopsys design compiler로 합성되었다.

  • PDF

Extended Interactive Hashing Protocol (확장된 Interactive Hashing 프로토콜)

  • 홍도원;장구영;류희수
    • Journal of the Korea Institute of Information Security & Cryptology
    • /
    • v.12 no.3
    • /
    • pp.95-102
    • /
    • 2002
  • Interactive hashing is a protocol introduced by Naor, Ostrovsk Venkatesan, $Yung^{[1]}$ with t-1 round complexity and $t^2$ - 1 bits communication complexity for given t bits string. In this paper, we propose more efficiently extended interactive hashing protocol with t/m- 1 round complexity and $t^2$/m - m bits communication complexity than NOVY protocol when m is a divisor of t, and prove the security of this.

LCU-Level Rate Control for HEVC Considering Hierarchical Coding Structure (HEVC 의 계층적 부호화 구조를 고려한 LCU 단위의 비트율 제어 기법)

  • Park, Dong Il;Kim, Jae-Gon;Jeong, Dae-Gwon;Kim, Jongho;Kim, Hui-Yong;Choi, Jin Soo
    • Proceedings of the Korean Society of Broadcast Engineers Conference
    • /
    • 2011.07a
    • /
    • pp.199-201
    • /
    • 2011
  • 본 논문에서는 현재 표준화가 진행중인 HEVC 의 고정 비트율(CBR) 부호화를 위한 비트율 제어(rate control) 기법을 다룬다. HEVC 의 임의접근(Random Access: RA) 부호화 모드는 계층적-B 부호화 구조를 통해 높은 부호화 효율을 제공할 수 있다. 기존의 HEVC 를 위한 비트율 제어 방식으로는 2 차 비트율-왜곡 모델 기반의 시간계층 및 프레임 타입에 따른 비트율 특성을 반영한 프레임 레벨의 비트율 제어 기법이 제시되었다. 이 같은 기존의 프레임 레벨의 비트율 제어 기법은 임의접근 모드의 계층적-B 구조에서 동작성능이 확인되었으나, HEVC 의 기본적인 부호화 단위(Coding Unit: CU)의 특성이 반영되지 않아 비트율 제어의 정확성이 제한되었다. 본 논문에서는 기존의 계층적 부호화 구조를 고려한 프레임 레벨의 비트율 제어 기법을 확장한 CU 레벨에서의 비트율 제어 기법을 제시하고 모의실험을 통해 제시된 기법의 비트율 제어 성능을 확인한다.

  • PDF