본 논문에서는 AES Rijndael 블록 암호 알고리즘을 구현하는 고속 암호 프로세서를 설계하였다. 기존 Rijndael 알고리즘의 고속 동작을 제약하는 라운드 키 계산에 따른 성능 저하 문제를 제거하기 위해, 연산 라운드 구조를 수정하여 라운드 키 계산 동작을 1 라운드 이전에 온라인 방식으로 처리하는 방식을 사용하였다. 그리고 128, 192, 256 비트 키를 지원하는 모듈화된 라운드 키 생성회로를 설계하였다. 설계된 암호 프로세서는 라운드 당 1 클록을 사용하는 반복 연산 구조를 갖고 있으며, 다양한 응용 분야에 적용하기 위해 기존 ECB, CBC 모드와 함께 AES의 새로운 동작 모드로 고려되고 있는 CTR 모드를 지원한다. Verilog HDL로 모델링된 암호 프로세서는 0.25$\mu\textrm{m}$ CMOS 공정의 표준 셀 라이브러리로 합성한 결과 약 51,000개의 게이트로 구성되며, 시뮬레이션 결과 7.5ns의 최대 지연을 가지고 있어서 2.5V 전압에서 125Mhz의 동작 주파수를 갖는다. 설계된 프로세서는 키 길이가 128 비트인 ECB 모드인 경우 약 1.45Gbps의 암.복호율의 성능을 갖는다.
NIST FIPS 186-2에 정의된 GF(p) 상의 5 가지 체 크기 (192, 224, 256, 384, 521 비트)와 8 가지의 산술연산 동작모드 (ECPSM, ECPA, ECPD, MA, MS, MM, MI, MD)를 지원하는 고성능 타원곡선 암호 프로세서 HP-ECCP를 설계하였다. HP-ECCP가 부채널 공격에 내성을 갖도록 만들기 위해, 타원곡선 점 스칼라 곱셈에 사용되는 개인키의 해밍웨이트에 무관하게 점 덧셈과 점 두배 연산이 균일하게 수행되는 수정된 left-to-right 이진 알고리듬을 적용하여 설계했다. 또한, 타원곡선 점 연산에 핵심이 되는 모듈러 곱셈 연산의 고성능 하드웨어 구현을 위해 Karatsuba-Ofman 곱셈 알고리듬, Lazy 축약 알고리듬, Nikhilam 나눗셈 알고리듬을 적용하여 설계했다. HP-ECCP를 180 nm CMOS 표준 셀 라이브러리로 합성한 결과 67 MHz의 동작 주파수에서 620,846 등가 게이트로 구현되었으며, 체 크기 256 비트의 ECPSM이 초당 2,200회 계산될 수 있는 것으로 평가되었다.
영상의 비교는 PSNR을 이용하는 것이 일반적이다. PSNR이 35이상일 경우 육안으로 품질 차이를 구분하기 어렵다고 판단한다. 2006년 Lee 등은 원본 이미지 대신 원본 이미지의 MSB 비트열을 공개함으로써 소유권을 증명할 수 있는 프로토콜을 제안하면서, 두 이미지의 MSB 비트열의 유사도를 측정하기 위한 새로운 함수를 사용하였다. 이때의 유사도는 품질을 측정하기 위한 PSNR과는 그 의미가 조금 다른 측면이 있다. 즉, 원본 이미지로부터 생성된 대상 이미지가 현저히 떨어질 경우, PSNR은 매우 낮은 값을 보이지만 품질이 떨어지더라도 유사도 측면에서 본다면 두 영상의 상관관계는 매우 높게 나와야 할 것이다. 본 논문에서는 Lee 등이 제안한 MSB 비교 함수를 수정한 후, ICOR함수를 제안하였으며, 이 함수를 이용하여 두 이미지의 상관관계 판단에 적용할 수 있는지 분석하였다.
본 논문에서는 STTC 부호의 BER 성능을 향상시키기 위하여 MHD 매핑법을 응용한 STTC 부호의 성능을 평가하였다. 유감스럽게도, STTC 부호의 트렐리스 구조는 일반적으로 TCM 부호나 MTCM 부호와 다르기 때문에 기존의 MHD 매핑을 그대로 적용할 수 없다. 따라서, STTC 부호에 MHD 매핑 개념을 응용하기 위해서는 간단한 수정작업이 필요하다. 수정작업의 핵심은 STTC 부호의 트렐리스 가지에 유클리드 거리합에 비례하는 해밍거리를 갖는 정보비트를 할당하는 것이다. 지금까지 조사한 바로는, STTC 부호에 MHD 매핑 개념을 응용하는 연구 결과가 발표된 적이 없었다. MHD 매핑을 응용한 STTC 부호의 성능을 평가하기 위하여 컴퓨터 시뮬레이션을 수행하였으며, 일반적으로 많이 알려진 natural 매핑과 Gray 매핑의 성능을 빠른 레일리 페이딩 채널과 빠른 라이시안 페이딩 채널에서 비교하였다. MHD 매핑의 성능은 빠른 라이시안 페이딩 채널에서 natural 매핑이나 Gray 매핑보다 특히 성능이 우수하였다.
다시점 비디오는 하나의 3차원 장면을 여러 시점에서 다수의 카메라로 촬영 영상으로 다시점 비디오 부호화의 계산량은 카메라 수에 비례하여 증가한다. 본 논문에서는 다시점 비디오 부호화의 계산량을 줄이면서 영상 화질을 유지하는 예측 구조와 움직임 추정 기법을 제안한다. 제안한 개선된 예측 구조는 B계층 최대 인덱스 그리고 각 Bi계층의 화면수를 고려하였다. 제안한 움직임 추정 기법은 계층적인 탐색 기법으로 수정된 다이아몬드 탐색 패턴, 점진적인 다이아몬드 탐색 패턴 그리고 수정된 래스터 탐색 패턴으로 구성된다. 제안한 예측 구조와 움직임 추정 기법의 성능을 Fraunhofer-HHI의 계층적 B화면 구조와 TZ 움직임 추정 기법을 사용한 JMVC 참조 모델의 성능과 비교한 경우, 영상 화질과 발생 비트량은 비슷하지만 다시점 비디오 부호화의 계산량을 40~70% 줄인다.
2009년 사토시 나카모토라는 필명에 의해 비트코인이 제안된 후, 비트코인의 분산형 거래 장부로 응용되었던 블록체인기술을 다양한 환경에 적용하고자 하는 연구들이 진행되어왔다. 스마트 계약, 투표 및 디지털 콘텐츠에 대한 소유권 증명 등이 대표적인 적용 사례로, 한 번 기록된 사실에 대해서는 수정이나 삭제가 불가능하다는 블록체인 기술의 특징을 이용하였다. 또한 관련 사실을 증명하고 데이터의 무결성을 제공하기 위해 블록체인 기술을 적용하였다. 적용된 사례는 주로 공개되어야 하거나 공개되어도 무방한 데이터를 다루는 환경 속에서 이루어졌고, 둘 이상의 관계 속에서 발생된 문제점을 해결하기 위한 방안으로 제안되었다는 공통점을 가지고 있다. 이러한 사실을 통해 블록체인 기술은 유사한 환경에서 좋은 대안으로 응용될 수 있다고 주목받아 왔다. 본 연구에서는 이러한 블록체인 기술의 응용 범위를 확장하고자 실생활에서 겪고 있는 문제 상황인 부동산 시장 서비스를 선정하였다. 부동산 시장 서비스의 경우 현재 앱과 웹 서비스를 통틀어 250여 개가 운영되고 있으나, 허위 매물로 인해 만족도는 높지 않은 문제점이 있다. 따라서 본 연구에서는 앞서 적용된 사례와 유사한 패턴이 발견 되는 부동산 시장 서비스에 블록체인 기술을 적용하여 문제 상황에 대한 대응 방안을 제시하고, 향후 시장에서 블록체인의 연구 방향을 고찰하고자 한다.
현재 네트워크 기술이 기가비트급의 속도를 넘어 급속히 발전하고 있다. 그러나 호스트에서 TCP/IP를 처리하는 기존의 방식은 고속 네트워크 환경에서 호스트 CPU에 많은 부하를 야기한다. 이러한 문제를 해결하기 위해 네트워크 어댑터에서 TCP/IP를 처리하는 TCP/IP Offload Engine(TOE)에 대한 연구가 최근 활발히 진행되고 있다. 본 논문에서는 두 가지의 소프트웨어 기반 TOE 를 기가비트 이더넷 환경 하에서 개발하였다. 하나는 임베디드 리눅스를 사용하여 구현한 TOE이고, 다른 하나는 Lightweight TCP/IP(lwIP)를 사용하여 구현한 TOE이다. 임베디드 리눅스를 사용한 TOE는 문맥 전환 (context switch), 프로세스 대기 및 활성화 그리고 운영체제 자체의 부하로 인하여 62Mbps의 낮은 대역폭을 보였다. 본 논문에서는 임베디드 리녹스를 사용한 TOE의 성능을 개선하기 위하여 운영체제 없이 lwIP를 이용하여 TOE를 구현하였다. 그리고 이러한 lwIP를 이용한 TOE 의 성능을 높이기 위하여 lwIP의 메모리 복사를 제거하고, 지연 ACK 기능과 TCP Segmentation Offload(TSO)기능을 추가하였으며, lwIP가 큰 데이타를 전송할 수 있도록 수정하였다. 그 결과, lwIP를 이용한 TOE는 194Mbps의 대역폭을 보였다.
C 프로그램을 사용하여 증명된 최적화된 알고리즘과 수식은 검증을 위해 Verilog와 같은 hardware description language를 통하여 다시 한번 분석하여 하드웨어 구현에 적합하도록 수정하여 최적화하여야 한다. 그 이유는 C 언어의 sequential한 특성이 하드웨어를 직접 구현 하는 데에 본질적으로 틀리기 때문이다. 알고리즘적인 접근과 더불어 하드웨어적으로 2중적으로 검증된 하드웨어 IP는 Altera 임베디드 시스템을 활용하여, ARM9이 내장되어 있는 Altera Excalibur FPGA에 매핑되어 실제 칩 프로토타입 IP로 구현한다. 구현된 유한체 연산 IP들은 실제적인 암호 시스템으로 구현되기 위하여, 193 비트 이상의 타원 곡선 암호 연산 IP를 구성하는 라이브러리 모듈로 사용될 수 있다.
H.264/AVC는 SoC/IEC MPEG와 ITU-T Video Coding Experts Group에서 함께 발표한 비디오 코딩을 위한 가장 최근의 표준이다. 기존의 표준들 보다 적은 비트로 높은 압축률과 좋은 화질을 제공하고 있다. 그러나 1/4 화소 움직임 예측과 보상의 지원과 7가지의 가변블록에 대한 움직임예측과 블록모드별 RD(Rate-Distortion)를 수행하고 CAVLC등 H.264/AVC 표준에서 채택한 여러 가지 비디오 압축방식으로 인해 그 복잡도가 훨씬 증가하였다. 이 논문에서 H.264/AVC의 복호화기에서 복잡도의 약 $40\%$ 이상을 차지하는 움직임보상 모듈을 효율적으로 수행하고 최적화하기 위한 방법을 제안한다. 예측된 모션벡터에 따라 창조하는 프레임에서 매크로블록을 만들어 내는 움직임 보상 과정을 수행하는 데 있어서 접근 지연시간이 큰 외부 메모리 창조를 선인출 메커니즘을 이용하여 미리 예측하여 수행함으로써 전체 수행시간을 줄이는 기법을 적용하였다. 이를 통하여 가변길이 복호화 모듈과 움직임 보상모듈을 수정하여 반복적으로 읽고, 쓰기를 수행해야 하는 횟수를 줄였다. 실험 결과 본 논문에서 제안하는 방법을 이용하여 복호화 과정을 수행했을 때 PSNR(Peak Signal to Noise Ratio)의 손실은 전혀 없으면서 복호화기의 전체 실행시간을 약 $5\%$ 향상시키고, 핵심 모듈인 움직임 보상과정에서 약 $20\%$ 정도 실행시간을 향상시키는 등 높은 성능 향상을 보였다.
본 논문에서는 H.264/AVC에서 무손실 압축을 위하여 향상된 CABAC 엔트로피 부호화 방법을 제안한다. 0.264/AVC의 CABAC은 손실 압축을 지원하기 위해 개발되었기 때문에 무손실 압축에서 사용할 경우 압축 성능이 좋지 않다. 실제로 0.264/AVC Advanced 4:4:4 프로파일의 무손실 압축을 위한 엔트로피 부호화에도 기존의 방법을 수정 없이 그대로 사용하고 있기 때문에 엔트로피 측면에서 비효율성을 노출하고 있다. 따라서 0.264/AVC Advanced 4:4:4의 무손실 압축을 위해 잔여 신호의 통계적 특성을 고려한 이진화 방법을 제안하였다. 실험 결과, 제안된 방법은 기존의 무손실 부호화와 비교하여 약 3.4%의 비트율을 절약할 수 있었다.
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[게시일 2004년 10월 1일]
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