• 제목/요약/키워드: 비터비 복호

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Design Methodology-채널 코덱 설계 방법론

  • 전인산;김혁
    • IT SoC Magazine
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    • 통권7호
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    • pp.39-44
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    • 2005
  • 채널 코덱에 대한 최근 동향을 알아보고, 그것을 채널 코덱 설계에 어떻게 연결하여 발전시킬 것인가, 설계의 관점에서의 채널코덱, 그에 따른 채널 코덱의 일반적인 설계 방법론, 구체적인 예로 고속 비터비 복호기와 고 속 터보 복호기의 구체적인 설계 방법과 향후 채널 부 호에 대하여 간략히 살펴보기로 한다.

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비선형 등화기를 이용한 적응형 Viterbi 코어 개발에 관한 연구 (Viterbi Core Development Using Non-linear Equalizer)

  • 배주한;박현수;김민철;심재성
    • 대한전자공학회:학술대회논문집
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    • 대한전자공학회 2003년도 신호처리소사이어티 추계학술대회 논문집
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    • pp.465-468
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    • 2003
  • 본 논문에서는 광 저장장치의 기록밀도가 증가할 경우 발생하는 여러 가지 문제점들에 대응하는 PRML 시스템 구현 방법을 제안하고 기존의 시스템의 성능과 제안된 시스템의 성능을 비교한다. 기존의 채널 적응기법 및 비터비 복호화기에 대비해 보다 종은 성능을 가지는 구조의 비선형 등화방식과 비터비 예상 레벨 적응 알고리즘을 이용한 새로운 구조를 제안하고, 23Gbyte 저장용량을 가지는 Blu-ray 디스크에 28GB의 데이터를 기록하여 기록 기록밀도가 증가한 실제 디스크에 대한 실험 결과에 대하여 논한다.

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LDPC 부호화한 SOQPSK-TG의 수신 성능 평가 (Reception Performance Evaluation of LDPC-Encoded SOQPSK-TG)

  • 구영모
    • 한국항공우주학회지
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    • 제49권10호
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    • pp.879-882
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    • 2021
  • 텔레메트리 표준은 전력 및 대역폭 효율이 우수한 SOQPSK-TG를 변조 기법으로, 복호 성능이 우수한 LDPC 부호를 오류 정정 부호로 채택하고 있다. SOQPSK-TG 송신기는 프리코더와 CPM 변조기로 구성되어 있는데 각각의 수신기를 따로 구현하는 것보다 트렐리스를 결합하여 하나의 비터비 복호기로 구현하면 수신 성능을 향상시킬 수 있는데 본 논문에서는 이 비터비 복호기를 소프트 메트릭 출력이 가능한 max-log-map 복호기로 대신하여 LDPC 부호화한 SOQPSK-TG의 수신성능을 평가하였다. AWGN 채널에서 컴퓨터 모의 실험한 결과 기존의 방식보다 약 0.7~0.8dB의 Eb/No 성능 이득이 있다.

UWB시스템을 위한 고속 저복잡도 2-비트 레벨 파이프라인 비터비 복호기 설계 (High-Speed Low-Complexity Two-Bit Level Pipelined Viterbi Decoder for UWB Systems)

  • 구용제;이한호
    • 대한전자공학회논문지SD
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    • 제46권8호
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    • pp.125-136
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    • 2009
  • 본 논문에서는 MB-OFDM 초광대역 시스템을 위한 높은 속도와 저복잡도를 갖는 2-비트 레벨 파이프라인 비터비 디코더를 소개한다. 가산-비교-선택 유닛(ACSU)은 비터비 복호기의 주요 병목지점으로서, 임계경로를 줄이는 2-step look-ahead 기법에 기반을 둔 2-비트 레벨 파이프라인 MSB-first ACSU 유닛에 대해 제안한다. 제안하는 ACSU 구조는 1.8V의 공급 전압에서 동작하는 $0.18-{\mu}m$ CMOS 공정을 이용하여 구현하였다. ACSU유닛은 870MHz의 클록 주파수에서 동작하며, 1.7Gb/s 의 데이터 처리율을 가진다.

비터비 복호기 출력을 이용한 OFDM 주파수 추적 알고리듬 (Viterbi Decoder-Aided Frequency Offset Tracking Algorithm for OFDM)

  • 윤대중;한동석
    • 한국방송∙미디어공학회:학술대회논문집
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    • 한국방송공학회 2004년도 정기총회 및 학술대회
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    • pp.165-168
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    • 2004
  • 본 논문에서는 OFDM(orthogonal frequency division modulation) 시스템의 비터비 복호기 출력을 이용한 주파수 동기추적알고리듬을 제안한다 OFDM 시스템은 직교성이 보장된 부반송파에 데이터를 실어 전송함으로, 부반송파간 직교성 유지가 매우 중요하다. 부반송파간 직교성을 해치는 가장 큰 원인으로써 주파수 옵셋을 들 수 있다. OFDM 시스템의 안정적인 신호 수신을 위해서는 잔존 주파수까지 제거할 수 있는 고성능 주파수 동기 알고리듬이 필수적으로 요구된다. 본 논문에서는 다중변조 OFDM 시스템에서, 주파수 옵셋을 블라인드 모드로 추적하여 보상 할 수 있는 알고 리듬을 제안한다 전산실험을 통해 주파수 선택적 채널에서 제안한 알고리듬의 우수성을 보인다.

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변조지수가 2/3인 PCM/FM (PCM/FM With Modulation Index of 2/3)

  • 구영모
    • 한국항공우주학회지
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    • 제49권11호
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    • pp.941-944
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    • 2021
  • 텔레메트리 분야에서 많이 사용되는 PCM/FM은 변조지수가 0.7인데 이를 2/3로 변경하면 3-PSK로 해석이 가능하며 위상 변화 트렐리스 상태수가 3이 되어 간단한 비터비 복호기로 수신이 가능하다. 컴퓨터 모의실험한 결과 AWGN 채널에서 Eb/No 수신 성능은 BER이 10-5일 때 약 8.3dB로 이론적 한계값에 근접한다.

연성판정 비터비 복호기의 최적 BER 성능을 위한 오프셋 크기와 양자화 간격에 관한 성능 분석 (A new spect of offset and step size on BER perfermance in soft quantization Viterbi receiver)

  • 최은영;정인택;송상섭
    • 한국통신학회논문지
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    • 제27권1A호
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    • pp.26-34
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    • 2002
  • IS-95 또는 IMT-2000 등의 이동통신 시스템에서는 10~20msec 길이의 프레임 단위로 정보를 교환하게 되므로 수신측에서는 이와 같은 크기의 프레임을 저장할 버퍼가 필요하다. 연성판정 비터비 복호기를 사용할 때, 이를 위한 버퍼의 크기, 즉 한 프레임에 들어 있는 비트 수는 길쌈부호의 부호율(1 대 n), 전송속도(bps), 그리고 연성판정 비트 수에 비례하여 증가한다. 본 논문에서는 연성판정 비트 수를 4 비트에서 3 비트로 낮추면서 비터비 복호기의 성능 저하를 줄이기 위한 양자화 방법을 제안한다. 연성판정 비트 수(4,3,2,1)별로 양자화 판정 기준 점의 오프셋 크기와 양자화 간격에 대해 비터비 복호기의 성능을 AWGN 환경에서 시뮬레이션 하였고, 이를 토대로 최적의 BER 성능을 갖는 오프셋 크기와 양자화 간격을 결정하였다. 그 결과로서 4 비트 연성판정의 성능에 근접하는 3비트 연성판정 양자화 방법을 도출하였고, IS-95(4 비트)의 최대 40배의 전송속도를 지원하는 IMT-2000 시스템에 적용하였을 대 미미한 성능 손실(-0.05 dB)을 유지하면서 입력 버퍼의 크기를 3/4 배로 줄일 수 있음을 보였다. 또한, 다양한 전송속도에 따라 반복된 누산 입력신호를 제안된 비트 수로 변환하기 위한 최적 SMT(symbol metric table)를 고안하였다.

에러 예측회로를 이용한 Burst error 보정 비터비 디코더 설계 (Design of a Viterbi Decoder with an Error Prediction Circuit for the Burst Error Compensation)

  • 윤태일;박상열;이제훈;조경록
    • 대한전자공학회논문지TC
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    • 제41권10호
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    • pp.45-52
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    • 2004
  • 본 논문에서는 에러 예측회로를 사용하여 연집에러 입력시 성능저하를 보완한 경판정 비터비 디코더를 제안하였다. 비터비 디코더는 최대유사복호 알고리즘을 사용하므로 랜덤에러 입력시 정정능력이 뛰어나다. 반면에 연집에러 입력시 에러 정정능력이 매우 떨어지는 단점이 있다. 제안하는 에러 예측회로는 비터비 디코더의 연집에러에 대한 에러 정정특성을 향상시키는 기능으로 비터비 디코더에 에러가 입력됨에 따라 path metric값이 증가하는 것을 이용한다. Path metric의 최대값 증가량을 이용하여 연집에러 구간을 예측, 연집에러 구간에 대한 확률 값을 줄여준다. 제안된 알고리즘을 OFDM방식의 IEEE802.11a WLAN에 적용한 비터비 디코더는 AWGN채널에서는 기존의 비터비 디코더와 동일한 성능을 유지하며, 무선 채널 환경인 다중경로 페이딩 채널에서 발생할 수 있는 연집에러에 대하여 15% 개선된 성능을 보였다.

Clock-gating 방법을 사용한 저전력 시스톨릭 어레이 비터비 복호기 구현 (Low-Power Systolic Array Viterbi Decoder Implementation With A Clock-gating Method)

  • 류제혁;조준동
    • 정보처리학회논문지A
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    • 제12A권1호
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    • pp.1-6
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    • 2005
  • 본 논문에서는 trace-back systolic array Viterbi algorithm의 저전력 생존 메모리 구현에 관한 새로운 알고리즘을 소개한다. 이 알고리즘의 핵심 아이디어는 trace back 연산의 수를 줄이기 위하여 이미 생성된 trace-back routes를 재사용하는 것이다. 그리고 trace-back unit의 불필요한 switching activity가 발생하는 영역을 gate-clock을 사용하여 전력소모를 줄이는 것이다. Synopsys Power Estimation 툴인 Design Power를 이용하여 전력소모를 측정하였고, 그 결과 [1]의 논문에서 소개된 trace-back unit 비하여 평균 $40{\%}$ 전력감소가 있었고, $23{\%}$의 면적증가를 보였다.