• Proceedings of the Korean Vacuum Society Conference
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• 2010.08a
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• pp.110-110
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• 2010

현재 박막 트랜지스터는 비정질 실리콘 기반의 개발이 주를 이루고 있으며, 이 비정질 실리콘은 성막공정이 간단하고 대면적에 용이하지만 전기적인 특성이 우수하지 않기 때문에 디스플레이의 적용에 어려움을 겪고 있다. 이에 따라 poly-Si을 이용한 박막 트랜지스터의 연구가 진행되고 있는데, 이는 공정온도가 높고, 대면적에의 응용이 어렵다. 따라서 앞으로 저온 공정이 가능하며 대면적 응용이 용이한 박막 트랜지스터의 연구가 필수적이다. 한편 최근 박막 트랜지스터의 채널층으로 사용되는 물질에는 oxide 기반의 ZnO, SnO2, In2O3 등이 주로 사용되고 있고, 보다 적합한 채널층을 찾기 위한 연구가 많이 진행되어 왔다. 최근 Hosono 연구팀에서 IGZO를 채널층으로 사용하여 high mobility, 우수한 on/off ratio의 특성을 가진 소자 제작에 성공함으로써 이를 시작으로 IGZO의 연구 또한 세계적으로 활발한 연구가 이루어지고 있다. 특히, ZnO는 wide band gap (3.37eV)을 가지고 있어 적외선 및 가시광선의 투과율이 좋고, 전기 전도성과 플라즈마에 대한 내구성이 우수하며, 낮은 온도에서도 성막이 가능하다는 특징을 가지고 있다. 그러나 intrinsic ZnO 박막은 bias stress 같은 외부 환경이 변했을 경우 전기적인 성질의 변화를 가져올 뿐만 아니라 고온에서의 공정이 불안정하다는 요인을 가지고 있다. ZnO의 전기적인 특성을 개선하기 위해 본 연구에서는 hafnium을 doping한 ZnO을 channel layer로 소자를 제작하고 전기적 특성을 평가하였다. 이를 위해 DC magnetron sputtering을 이용하여 ZnO 기반의 박막 트랜지스터를 제작하였다. Staggered bottom gate 구조로 ITO 물질을 전극으로 사용하였으며, 제작된 소자는 semiconductor analyzer를 이용하여 출력특성과 전이 특성을 평가하였으며, ZnO channel layer 증착시 hafnium이 도핑 되는 양을 조절하여 소자를 제작한 후 intrinsic ZnO의 소자 특성과 비교 분석하였다. 그 결과 hafnium을 doping 시킨 소자의 field effect mobility가 $6.42cm^2/Vs$에서 $3.59cm^2/Vs$로 낮아졌지만, subthreshold swing 측면에서는 1.464V/decade에서 0.581V/decade로 intrinsic ZnO 보다 좋은 특성을 나타냄을 알 수 있었다. 그리고 intrinsic ZnO의 경우 외부환경에 대한 안정성 문제가 대두되고 있는데, hafnium을 도핑한 ZnO의 경우 temperature, bias temperature stability, 경시변화 등의 다양한 조건에서의 안정성이 확보된다면 intrinsic ZnO 박막트랜지스터의 문제점을 해결할 수 있는 물질로 될 것이라고 기대된다.

• 한국신재생에너지학회:학술대회논문집
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• 2010.06a
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• pp.82.1-82.1
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• 2010

수소화된 비정질 실리콘 박막을 이용한 반도체는 현재 태양전지, 트랜지스터, 매트릭스 배열 및 이미지 센서 등의 분야에서 이용되고 있다. 자세히 이야기 하면, 여러 가지의 광전효과 물질에 대한 특성이 있으며, 가시광선영역에 대하여 > $10^5cm^{-1}$이상의 매우 높은 광흡수계수와 낮은 온도를 갖는 증착공정 등이 있다. 박막의 밴드갭은 약 1.6~1.8eV로서 태양전지의 흡수층과 passivation층으로 적절하다. 여러 가지 종류의 태양전지 중 비정질 실리콘 박막/결정질 실리콘 기판의 구조로 이루어진 이종접합 태양전지는 저온에서 공정이 가능한 대표적인 것으로서 HIT(Heterojunction with Intrinsic Thin layer)구조로 산요사에 의해 제안된 것이다. 이것은 결정질 실리콘 기판과 도핑된 비정질 실리콘 박막사이에 얇은 진성층 비정질실리콘 박막을 삽입함으로서, 캐리어 전송을 좋게하여 실리콘 기판 표면의 passivation효과를 증대시키는 결과를 가지고 온다. 실험실 규모에서는 약 20%이상의 효율을 보이고 있으며, 모듈에서는 19.5%의 높은 효율을 보이고 있어 실리콘 기판을 이용한 고효율 태양전지로서 각광을 받고 있다. 이러한 이종접합 태양전지의 대부분은 단결정 실리콘을 사용하고 있는데, 점차적으로 다결정 실리콘 기판으로 추세가 바뀌고 있어, 여기에 맞는 표면 passivation 공정 및 분석이 필요하다. 본 발표에서는 다결정 실리콘 기판위에 진성층 비정질 실리콘 박막을 유도결합 플라즈마 화학기상 증착법(ICP-CVD)을 이용하여 제조하여 passivation 효과를 분석한다. 일반적으로 ICP는 CCP(coupled charged plasma)에 비해 약 100배 이상 높은 플라즈마 밀도를 가지고 있으며, 이온 충돌같은 표면으로 작용하는 것들이 기존 방식에 비해서 작다라는 장점이 있다. 먼저, 유리기판을 사용하여 ICP-CVD 챔버내에 이송 한 후 플라즈마 파워, 온도 및 가스비(SiH4/H2)에 따른 진성층 비정질 실리콘 박막을 증착 한 후, 밴드갭, 전도도 및 결합구조 등에 대한 결과를 분석한 후, 최적의 값을 가지고 250um의 두께를 갖는 다결정 실리콘을 기판위에 증착을 한다. 두께(1~20nm)에 따라 표면의 passivation이 되는 정도를 QSSPCD(Quasi steady state Photoconductive Decay)법에 의하여 소수캐리어의 이동거리, 재결합율 및 수명 등에 대한 측정 및 분석을 통하여 다결정 실리콘 기판의 passivation effect를 확인한다. 제시된 데이터를 바탕으로 향후 다결정 HIT셀 제조를 통해 태양전지 효율에 대한 특성을 비교하고자 한다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.13 no.7
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• pp.1393-1398
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• 2009

Conventionally, etching is first considered for microelectronics fabrication process and is specially important in process of a-Si:H thin film transistor for LCD. In this paper, we stabilize properties of device by development of wet and dry etching process. The a-Si:H TFTs of this paper is inverted staggered type. The gate electrode is lower part. The gate electrode is formed by patterning with length of 8 ${\mu}$m${\sim}$16 ${\mu}$m and width of 80${\sim}$200 ${\mu}$m after depositing with gate electrode (Cr) 1500 ${\AA}$under coming 7059 glass substrate. We have fabricated a-SiN:H, conductor, etch-stopper and photo resistor on gate electrode in sequence, respectively. The thickness of these thin films is formed with a-SiN:H (2000 ${\mu}$m), a-Si:H(2000 ${\mu}$m) and n+a-Si:H (500 ${\mu}$m), We have deposited n-a-Si:H, NPR(Negative Photo Resister) layer after forming pattern of Cr gate electrode by etch-stopper pattern. The NPR layer by inverting pattern of upper gate electrode is patterned and the n+a-Si:H layer is etched by the NPR pattern. The NPR layer is removed. After Cr layer is deposited and patterned, the source-drain electrode is formed. In the fabricated TFT, the most frequent problems are over and under etching in etching process. We were able to improve properties of device by strict criterion on wet, dry etching and cleaning process.

• Proceedings of the Korean Vacuum Society Conference
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• 2016.02a
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• pp.279.1-279.1
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• 2016

박막 트랜지스터 (thin film transistor, TFT)는 고밀도, 대면적화로 높은 전자의 이동도가 요구되면서, 비정질 실리콘 (a-Si)에서 다결정 실리콘 (poly-Si) TFT 로 연구되었다. 이에 따라 비정질 실리콘에서 결정질 실리콘으로의 상변화에 대한 결정화 연구가 활발히 진행되었다. 또한, 박막 태양전지 분야에서도 유리기판 위에 비정질 층을 증착한 후에 열처리를 통해 상변화하는 고상 결정화 (solid-phase crystallization, SPC) 기술을 적용하여, CSG (thin-film crystalline silicon on glass) 태양전지를 보고하였다. 이러한 비정질 실리콘 층의 결정화 기술을 결정질 실리콘 태양전지 에미터 형성 공정에 적용하고자 한다. 이 때, 플라즈마화학증착 (Plasma-enhanced chemical vapor deposition, PECVD) 장비로 증착된 비정질 실리콘 층의 열처리를 통한 결정화 정도가 중요한 요소이다. 따라서, 비정질 실리콘 층의 결정화에 영향을 주는 인자에 대해 연구하였다. 비정질 실리콘 증착 조건(H2 가스 비율, 도펀트 유무), 실리콘 기판의 결정방향, 열처리 온도에 따른 결정화 정도를 엘립소미터(elipsometer), 투과전자현미경 (transmission electron microscope, TEM), 적외선 분광기 (Fourier Transform Infrared, FT-IR) 측정을 통하여 비교 하였다. 이를 기반으로 결정화 온도에 따른 비정질 실리콘의 결정화를 위한 활성화 에너지를 계산하였다. 비정질 실리콘 증착 조건 보다 기판의 결정방향이 결정화 정도에 크게 영향을 미치는 것으로 확인하였다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.8 no.4
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• pp.821-825
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• 2004

The a-Si：H TFTs decreasing parasitic capacitance of source-drain is fabricated on glass. The structure of a-Si：H TFTs is inverted staggered. The gate electrode is formed by patterning with length of 8 ${\mu}m∼16 ${\mu}m. and width of 80∼200 ${\mu}m after depositing with gate electrode (Cr) 1500 under coming 7059 glass substrate. We have fabricated a-SiN：H, conductor, etch-stopper and photoresistor on gate electrode in sequence, respectively. The thickness of these thin films is formed with a-SiN：H (2000 ), a-Si：H(2000 ) and n+a-Si：H (500). We have deposited n+a-Si：H ,NPR(Negative Photo Resister) layer after forming pattern of Cr gate electrode by etch-stopper pattern. The NPR layer by inverting pattern of upper gate electrode is patterned and the n+a-Si：H layer is etched by the NPR pattern. The NPR layer is removed. After Cr layer is deposited and patterned, the source-drain electrode is formed. The a-Si：H TFTs decreasing parasitic capacitance of source-drain has channel length of 8 ~20 ${\mu}m and channel width of 80∼200 ${\mu}m. And it shows drain current of 8 ${\mu}A at 20 gate voltages, Ion/Ioff ratio of 108 and Vth of 4 volts.

• Proceedings of the Korean Vacuum Society Conference
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• 2013.08a
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• pp.177-177
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• 2013

디스플레이 화소 스위치 소자로 수소화된 비정질 실리콘 박막 트랜지스터를 금속 산화물 반도체 박막 트랜지스터(thin film transistor, TFT)로 대체하기 위한 연구가 활발히 진행되고 있다. 금속 산화물 중에서 박막 트랜지스터의 활성층으로 응용이 가능한 가장 대표적인 물질은 인듐(In), 갈륨(Ga), 아연(Zn), 산소(O) 화합물인 InGaZnO이다. InGaZnO TFT의 전기적 특성은 비정질 실리콘보다 우수한 것으로 확인이 되었지만, 소자의 신뢰성은 아직까지 해결해야 할 문제로 남아있다. 본 연구에서는 InGaZnO TFT를 제작하여 게이트 바이어스와 빛을 소자에 동시에 인가했을 때 발생하는 소자의 열화현상을 분석하였다. 다양한 채널 폭과 길이를 갖는 InGaZnO TFT를 제작하고 동시에 활성층의 구조를 두가지로 제작하였다. 첫번째는 활성층의 폭이 소오스/드레인 전극 폭보다 넓은 구조(active wide, AW)이고 두번째는 활성층의 폭이 소오스/드레인 전극 폭보다 좁은 구조(active narrow, AN) 구조이다. 이들 소자에 대해 +20 V의 게이트 바이어스와 빛을 동시에 인가하여 10000초 후의 소자 특성을 초기 특성과 비교하였을 때는 열화가 거의 발생하지 않았다. 반면 -20 V의 게이트 바이어스와 빛을 동시에 인가하여 10000초 후의 소자 특성을 초기 특성과 비교하면 전달특성 곡선이 음의 게이트 전압 방향으로 이동함과 동시에 문턱전압이하의 동작 영역에서 전달특성 곡선의 hump가 발생하였다. 이 hump 특성은 AW 구조의 소자와 AN 구조의 소자에서 나타나는 정도가 다름을 확인하였다. 이러한 열화 현상의 원인으로 음의 게이트 바이어스와 빛이 동시에 인가될 경우 InGaZnO 박막 내에는 활성층 내에 캐리어 밀도를 증가시키는 donor type의 defect가 발생하는 것으로 추정할 수 있었다. 추가적으로 활성층의 테두리 영역에서는 이러한 defect의 발생이 더 많이 발생함을 알 수 있었다. 따라서, 활성층의 테두리 영역이 소오스/드레인 전극과 직접 연결이 되는 AN 구조에서는 hump의 발생정도가 AW 구조보다 더 심하게 발생한 것으로 분석되었다.

• Journal of Convergence for Information Technology
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• v.9 no.5
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• pp.117-124
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• 2019

This paper discusses recent trends in the fabrication of semiconducting materials among the components of thin film transistors used in AMOLED display. In order to obtain a good semiconductor film, it is necessary to change the amorphous silicon into polycrystalline silicon. There are two ways to use laser and heat. Laser-based methods include sequential lateral solidification (SLS), excimer laser annealing (ELA), and thin-beam directional crystallization (TDX). Solid phase crystallization (SPC), super grain silicon (SGS), metal induced crystallization (MIC) and field aided lateral crystallization (FALC) were crystallized using heat. We will also study research for manufacturing large AMOLED displays.

• Proceedings of the KIEE Conference
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• 2008.07a
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• pp.1199-1200
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• 2008

N형 공핍 모드의 탑 게이트 다결정실리콘 박막 트랜지스터에 비대칭 오프셋 구조를 적용하였다. 이로써 드레인 부근의 전계를 감소시켜, on전류의 큰 손실 없이 누설 전류를 86% 감소시켰다. 박막 트랜지스터는 유리 기판위에 교류 자계 유도 결정화를 이용하여 제작하였고, 마스크 추가 없이 오프셋 구조를 형성하였다. 또한 비정질 실리콘과 n+ 층은 이온 주입을 하지 않고 증착하였다. 이 방법은 능동 구동 디스플레이에서 소비 전력 감소와 이미지 유지에 도움이 될 수 있다.

• Electronics and Telecommunications Trends
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• v.27 no.5
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• pp.109-125
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• 2012

액정 디스플레이의 산업 규모는 놀라운 속도로 확대되고 있다. 그 원동력이 된 것이 박막 트랜지스터(Thin Film Transistor: TFT) 기술의 발전에 있다. 비정질 실리콘(Amorphous Silicon: a-Si) TFT 기술은 대형 액정 TV를 탄생시키고, 저온 폴리실리콘 TFT는 휴대전화 등의 중소형 디스플레이와 AMOLED의 핵심 기술이 되었다. 또한 다양한 TFT 기술 seeds가 계속해서 출현하여 정보 인프라와 생활 스타일에 맞춘 새로운 정보기기의 출현을 예감시키고 있다. 새로운 응용제품의 요구는 새로운 기술 개발의 견인차가 되고 있다. 최근에는 이러한 요구에 따라 산화물 TFT, 마이크로 결정실리콘(microcrystalline Si: ${\mu}c-Si$) TFT, 유기물 TFT 등의 기술도 활발하게 연구개발되고 있다. 본고에서는 지금까지의 TFT 기술 개발의 발전사를 뒤돌아보고 지금부터의 발전 방향을 박막 트래지스터 기술 이노베이션 관점으로부터 전망하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.08a
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• pp.245-245
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• 2012

차세대 디스플레이로 각광받고 있는 AMOLED에 대한 관심이 높아짐에 따라 구동 소자의 연구가 활발히 이루어지고 있다. 산화물 반도체 박막 트랜지스터는 비정질 실리콘 박막 트랜지스터에 비해 100 $cm^2$/Vs 이하의 높은 이동도와 우수한 전기적 특성으로 AMOLED 구동 소자로서 학계에서 입증되어왔고, 현재 여러 기업에서 산화물 반도체를 이용한 박막 트랜지스터 제작 연구가 활발히 이루어지고 있다. 본 연구는 열처리 조건을 가변하여 제작한 산화물 반도체 박막 트랜지스터의 전기적 특성 분석을 목적으로 한다. 실리콘 기판에 oxidation 공정을 이용하여 SiO2 100 nm, DC스퍼터링을 이용하여 ITZO (Indium-Tin-Zinc Oxide) 산화물 반도체 박막 50 nm, 증착된 산화물 반도체 박막의 열처리 후, evaporation을 이용하여 source/drain 전극 Ag 150 nm 증착하여 박막 트랜지스터를 제작하였다. 12 sccm의 산소유량, 1시간의 열처리 시간에서 열처리 온도 $400^{\circ}C$, $200^{\circ}C$의 샘플은 각각 이동도 $29.52cm^2/V{\cdot}s$, $16.15cm^2/V{\cdot}s$, 문턱전압 2.61 V, 6.14 V, $S{\cdot}S$ 0.37 V/decade, 0.85 V/decade, on-off ratio 5.21 E+07, 1.10 E+07이었다. 30 sccm의 산소유량, 열처리 온도 $200^{\circ}C$에서 열처리 시간 1시간, 1시간 30분 샘플은 각각 이동도 $12.27cm^2/V{\cdot}s$, $10.15cm^2/V{\cdot}s$, 문턱전압 8.07 V, 4.21 V, $S{\cdot}S$ 0.89 V/decade, 0.71 V/decade, on-off ratio 4.31 E+06, 1.05 E+07이었다. 산화물 반도체의 열처리 효과 분석을 통하여 높은 열처리 온도, 적은 산소의 유량, 열처리 시간이 길수록 이동도, 문턱전압, $S{\cdot}S$의 산화물 박막 트랜지스터 소자의 전기적 특성이 개선되었다.