• 한국차세대컴퓨팅학회논문지
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• 제13권3호
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• pp.72-83
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• 2017

GPU는 다수의 워프를 병렬적으로 수행함으로써 레이턴시를 숨기면서 높은 처리량을 제공할 수 있다. 만약 GPU에서 캐쉬에 대한 요청이 미스를 발생시킨다면 하위 메모리로부터 요청한 데이터를 받을 때까지 MSHR(Miss Status Holding Register)을 통해 미스 정보를 추적하고 다른 워프를 수행한다. 최신 GPU에서는 캐쉬 자원에 대한 과도한 요청이 발생한 경우 자원점유 실패가 발생하여 GPU 자원을 충분히 활용할 수 없는 경우가 자주 발생한다. 본 논문에서는 MSHR 자원 부족으로 인해 발생하는 성능 감소를 줄이고자 새로운 워프 스케줄링 기법을 제안한다. L1 데이터 캐쉬에서 각 워프별 캐쉬 미스율은 긴 사이클 동안 비슷하게 유지되는 특성을 이용하여 각 워프들의 캐쉬 미스율을 예측하고, 이를 바탕으로 MSHR의 자원을 더 이상 사용할 수 없는 상태에서는 낮은 캐쉬 미스율을 보일 것으로 예측되는 워프들과 연산 위주 워프들을 우선적으로 이슈 한다. 제안하는 기법은 예측된 캐쉬 미스율과 MSHR 상태를 기반으로 캐쉬 자원을 더 효율적으로 사용함으로써 GPU 성능을 향상시킨다. 실험 결과, 제안된 기법은 LRR(Loose Round Robin) 정책에 비해 자원점유실패 사이클이 25.7% 감소하고 IPC(Instruction Per Cycle)가 6.2% 증가한다.

• 한국전자파학회논문지
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• 제15권5호
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• pp.486-492
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• 2004

본 논문에서는 기존의 CDMA 시스템에서 다중사용자 데이터 전송에 의해 발생하는 높은 PAPR 문제를 해결하기 위하여 pre-coding 기법을 이용한 2진 constant amplitude CDMA(CA-CDMA) 방식을 새롭게 제안한다. 제안하는 CA-CDMA의 기초인 4-user CA-CDMA 기법은 4명의 사용자에 대해 binary 크기의 신호를 출력하는 시스템이며, 이는 parity 신호를 이용하여 항상 $\pm$2의 크기를 갖고 길이가 4인 신호를 출력한다. Parity 신호는 입력되는 4명의 사용자 신호를 XOR한 신호로써 사용자들의 신호와 함께 전송되므로 별도의 부가채널을 필요로 하지 않으며, 수신단에서 쉽게 복원될 수 있다. 한편, 시스템 사용자 수의 확장은 4-user CA-CDMA를 반복 사용함으로써 이루어질 수 있다. 예로써 16-user의 경우, 4개의 4-user CA-CDMA를 병렬로 배치하고 각각의 4-user CA-CDMA에서 출력되는 신호를 다시 하나의 4-user CA-CDMA에 입력함으로써 쉽게 구현될 수 있다. 이는 각 4-user CA-CDMA의 출력 신호 역시 binary 신호이기에 가능하며, 동일한 방법으로 64-user, 256-user에 대해서도 2진 constant amplitude를 만족하는 출력 신호를 얻을 수 있다. 결국, 본 논문에서 제안하는 CA-CDMA는 코드율이 1이므로 전송속도나 대역폭 변화가 없으며, 항상 constant한 즉, PAPR이 항상 0 ㏈인 신호의 출력하여, 다중 사용자 전송에서도 비선형 HPA에 의한 왜곡을 방지하고 전력효율을 최대화 할 수 있다. 시뮬레이션 성능확인 결과, 기존의 CDMA가 다중 레벨의 크기를 갖는 신호를 출력하는데 반해, 제안된 2진 CA-CDMA는 항상 binary 레벨로서 신호를 출력함을 알 수 있으며, 비선형 HPA를 고려하였을 때 BER(bit error rate)이 크게 증가하는 일반 CDMA와 달리, 제안된 2진 CA-CDMA의 BER은 전혀 변하지 않음을 알 수 있다.

• 한국항행학회논문지
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• 제6권1호
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• pp.17-26
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• 2002

본 논문에서는 비교적 구조가 간단하고 계산량이 적어 시스템에 적용하기가 쉬운 감산형 간섭제거(subtractive interference cancellation) 기법의 대표적인 방식인 순차 간섭제거(SIC : Successive Interference Cancellation) 기법과 병렬 간섭제거(PIC : Parallel Interference Cancellation) 기법의 성능을 분석하고, 이들을 결합한 복합 간섭제거(HIC : Hybrid Interference Cancellation) 기법의 성능을 분석한다. 잡음과 MAI (Multiple Access Interference)가 존재하는 채널환경에서 간섭제거를 위해 데이터를 추정할 때 연판정(soft decision)을 수행하는 SIC 기법과 HIC 기법의 오율식을 각각 유도하고, 각 간섭제거 방식의 성능을 수치계산과 시뮬레이션을 통해 각각 구하여 비교, 분석하였다. 그 결과, HIC 기법은 전력제어의 완전성 여부에 관계없이 다른 방식들에 비해 MAI를 효과적으로 제거하여 BER(Bit Error Rate) 성능을 향상시키며 시스템의 용량도 증가시킴을 알 수 있었다. 그 이유는 HIC 기법에서 전단에 사용하는 SIC에 의해 불완전 전력제어 하에서 발생되는 원근문제(near-far problem)가 해결되고, 후단에 사용하는 PIC에 의해 성능 개선이 이루어질 수 있기 때문이다.

• 한국산학기술학회논문지
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• 제13권3호
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• pp.1255-1262
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• 2012

현재 가동 중인 월성 원자력 발전의 핵연료 교체로봇 시스템을 살펴보면 핵연료 교환에 필요한 구동압력 제어를 위해 PI제어기를 사용한다. PI제어는 구조가 간단하고 이득 설정을 통해 시스템 요구조건에 만족하는 제어 성능을 낼 수 있지만 밸브와 관로 등의 파라미터 변화로부터 적절한 이득 변경 없이 안정한 제어가 힘들다. 이러한 문제를 해결하기 위해 PI제어기 이득을 동적으로 변경 하거나 PI제어기 출력을 보상하도록 제어기를 구성하는 것이 바람직하다. 본 연구개발의 목적은 파라미터 변화에도 안정한 제어가 가능하도록 제어기를 설계하여 오차와 진동현상을 줄이는데 있다. 제안한 PI/NN제어 기법은 PI제어기와 신경회로망 제어기를 병렬 결합한 구조로 신경회로망 제어기가 PI제어기 출력을 보상하여 파라미터 변화에 강인하도록 설계 하였다. 제어기의 성능평가를 위해 직접 실 공정에 테스트하기가 힘들기 때문에 공정의 특성을 반영하여 모델링한 시뮬레이터를 개발하였고, 시뮬레이션 결과를 실 공정데이터와 비교하여 공정 특성을 모사함을 보였으며, 파라미터 변화에 PI/NN제어기가 오차 및 진동현상을 줄이는 것을 확인 하였다. 또한, 실 공정에서 사용 중인 PI제어기를 주 제어기로 사용하면서 파라미터 변화에 대한 비선형성을 보상하는 제어기 역할을 하기 때문에 신경회로망을 단독으로 사용하였을 때 보다 더 신뢰성 있고 안정적인 제어가 가능하다.

• 전자공학회논문지
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• 제53권12호
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• pp.20-35
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• 2016

본 논문에선 병렬 십진 곱셈기의 축약 단계의 면적과 지연시간을 감소시켜 성능을 향상시키기 위해 다중 피연산자 십진 CSA과 개선된 십진 CLA를 이용한 트리 구조를 제안한다. 제안한 부분곱 축약 트리는 십진수 부분곱에 대해 다중 피연산자 십진 CSA를 사용하여 빠르게 부분곱을 축약한다. 각 CSA에서는 리코딩에 입력의 범위를 제한함으로써 가장 간단한 리코더 로직을 얻는다. 그리고 각 CSA는 특정한 아키텍처 트리의 특정한 위치에서 범위가 제한된 십진수를 더하기 때문에 부분곱 축약 단계의 연산을 효율적으로 수행할 수 있다. 또한, 사용되는 십진 CLA의 로직을 개선하여 BCD 결과를 빠르게 얻을 수 있다. 제안한 십진 부분곱 축약 단계의 성능의 평가를 위해 Design Compiler를 통해 SMIC사의 180nm CMOS 공정 라이브러리를 이용하여 합성하였다. 일반 방법을 이용하는 축약 단계에 비해 제안한 부분곱 축약 단계의 지연시간은 약 15.6% 감소하였고 면적은 약 16.2% 감소하였다. 또한 십진 CLA의 지연시간과 면적이 증가가 있음에도 불구하고 전체 지연시간과 전체 면적이 감소함을 확인하였다.

• 대한전자공학회논문지SP
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• 제46권2호
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• pp.65-77
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• 2009

본 논문에서는 SSE (Streaming SIMD Extensions) 명령어를 이용한 고속 영상처리 알고리즘을 제안한다. SSE 명령어를 지원하는 CPU는 128비트 크기의 XMM 레지스터를 보유하고 있으며 이에 속한 데이터는 SIMD(Single Instruction Multiple Data) 방식으로 한 번에 병렬로 처리 될 수 있다. 영상처리에서 폭넓게 활용되는 평균 필터, 소벨 수평방향 외곽선 검출, 이진 침식 알고리즘을 SIMD 방식으로 효과적으로 처리 할 수 있는 알고리즘을 제시하였고, 수행 시간을 측정하였다. 보다 객관적인 수행 속도 평가를 위해 현재 많이 사용되고 있는 영상처리 라이브러리와의 수행 속도를 비교하였다. 비교에 사용된 라이브러리는 SISD(Single Instruction Single Data)방식으로 동작하는 OpenCV 1.0, SIMD 방식을 지원하는 고속 영상처리 라이브러리인 IPP 5.2와 MIL 8.0에서 각각 수행 시간을 측정하고 제안하는 알고리즘의 처리 속도와 비교하였다. 실험결과 제안하는 알고리즘은 SISD방식의 영상처리 라이브러리에 비해 평균 8배의 성능향상을 보였으며, SIMD 방식의 고속 영상처리 라이브러리와 비교 하였을 때 평균 1.4배의 성능향상을 보였다. 따라서 제안하는 알고리즘은 고가의 영상처리 라이브러리와 추가적인 하드웨어의 구입 없이도 고속으로 동작해야 하는 실제 영상 처리 어플리케이션에 효과적으로 적용될 수 있음을 보였다.

• 대한전자공학회논문지SD
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• 제44권7호통권361호
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• pp.71-80
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• 2007

본 논문에서는 와이브로 (WiBro) 무선 인터넷 시스템의 보안 부계층 (Security Sub-layer)을 지원하는 와이브로 보안 프로세서 (WBSec)의 효율적인 하드웨어 설계에 관해 기술한다. 설계된 WBSec 프로세서는 AES (Advanced Encryption Standard) 블록암호 알고리듬을 기반으로 하여 데이터 암호 복호, 인증 무결성, 키 암호 복호 등 무선 네트워크의 보안기능을 처리한다. WBSec 프로세서는 ECB, CTR, CBC, CCM 및 key wrap/unwrap 동작모드를 가지며, 암호 연산만을 처리하는 AES 코어와 암호 복호 연산을 처리하는 AES 코어를 병렬로 사용하여 전체적인 성능이 최적화되도록 설계되었다. 효율적인 하드웨어 구현을 위해 AES 코어 내부의 라운드 변환 블록에 하드웨어 공유기법을 적용하여 설계하였으며, 또한 하드웨어 복잡도에 가장 큰 영향을 미치는 S-box를 체 (field) 변환 방법을 적용하여 구현함으로써 LUT (Look-Up Table)로 구현하는 방식에 비해 약 25%의 게이트를 감소시켰다. Verilog-HDL로 설계된 WBSec 프로세서는 22,350 게이트로 구현되었으며, key wrap 모드에서 최소 16-Mbps의 성능과 CCM 암호 복호 모드에서 최대 213-Mbps의 성능을 가져 와이브로 시스템 보안용 하드웨어 설계에 IP 형태로 사용될 수 있다.

• 대한의용생체공학회:의공학회지
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• 제15권3호
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• pp.317-324
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• 1994

본 논문에서는 ISDN(Intergrated Services Digital Network) LAPD(Link Access Procedure on the D-channel)와 LAPB(Link Access Procedunre on the B-channel) 프로토콜 구현과 비 ISDN 기기 용 ISDN 접속장치인 TA(Terminal Adaptor)를 위한 새로운 방법을 제안하였다. 본 논문에서 제안한 방법은 지금까지의 방법과는 달리 실시간 운영체제의 커널부를 타켓보드(target board)에 이식하여 ISDN LAPD와 LAPB 프로토콜을 구현하는 것이다. 구현된 시스템의 특징은 첫째, 각 계층에서 발생한 프로세스들을 병렬적(Multi Tasking)으로 처리하도록 하였고, 둘째, 프로토콜 구현을 위해 필요한 타이머들이 커널부로부터 소프트웨어적으로 지원되도록 하였으며, 셋째, 운영체계의 포트 함수를 응용하여 CCITT에서 권고하는 SAP(service access point)를 구현 하였다. 제안한 방법에 따라 운영체계를 이용하여 ISDN 사용자 망 인터페이스를 위한 LAPD의 계층1(layer1), 계층2(layer2) 및 계층3(Call control) 프로토콜과 LAPB프로토콜을 구현하여 모의 망 종단 장치에 연결시켜 실험을 수행한 결과 계층2(LAPD)에서의 TEI(Terminal Equipment Identifier)할당과, 다중 프레임 전송모드의 설정 후 계층3의 메세지가 전송됨을 확인하였고, 이를 이용하여 계층3에서 호설정이 이루어지고 해제되는 것을 확인 하였다. 그리고 설정된 패스를 통해 LAPB 프로토콜을 이용하여 B 채널로 데이터의 전송이 이뤄짐을 확인하였다. 따라서, 본 논문에서는 PC로부터의 초음파 의료 영상 또는 음성 정보를 ISDN환경에서 보다 효율적으로 전송할 수 있는 ISDN망에서의 전송시스템이 구현됨으로써 향후 ISDN망에 접속하여 사용할 수 있는 가능성을 확인하였다.

• 정보보호학회논문지
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• 제10권4호
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• pp.81-93
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• 2000

본 논문에서는 RSA 암호 시스템의 핵심 연산인 모듈로 멱승의 처리속도를 향상시키기 위한 방법으로 하이래딕스 (High-Radix) 연산 방식과 CRT(Chinese Remainder Theorem)를 적용한 새로운 하드웨어 구조를 제안한다. 모듈로 멱승의 기본 연산인 모듈로 곱셈은 16진 연산 방법을 사용하여 PE(Processing Element)의 개수를 1/4고 줄임으로써, 기존의 이 진 연산 방식에 비해 클럭 수차 파이프라이닝 플립플롭의 지연시간을 1/4로 줄였다. 복호화시에는 합성수인 계수 N 의 인수, p, q를 알고 있는 점을 이용하여 속도를 향상시키는 일반적인 방법인 CRT 알고리즘을 적용하였다. 즉, s비트 의 키에 대해, s/2비트 모듈로 곱셈기 두 개를 병렬로 동시 수행함으로써 처리 속도를 CRT를 사용하지 않을 때보다 4 배정도 향상시켰다. 암호화의 경우는 두 개의 s/2비트 모듈로 곱셈기를 직렬로 연결하여 s/비트에 대한 연산이 가능하도록 하였으며 공개키는 E는 17비트까지의 지수를 허용하여 빠른 속도를 유지하였다. 모듈로 곱셈은 몽고메리 알고리즘을 변형하여 사용하였으며, 그 내부 계산 구조를 보여주는 데이터 종속 그래프(Dependence Graph)를 수평으로 매핑하여 1차원 선형 어레이 구조로 구성하였다. 그 결과 삼성 0.5um CMOS 스탠다드 셀 라이브러리를 근거로 산출한 때, 1024 비트 RSA 연산에 대해서 160Mhz의 클럭 주파수로 암호화 시에 15Mbps, 복호화 시에 1.22Mbs의 성능을 가질 것으로 예측되며, 이러한 성능은 지금가지 발표된 국내의의 어느 논문보다도 빠른 RSA 처리 시간이다.

• 한국정보전자통신기술학회논문지
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• 제16권4호
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• pp.173-179
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• 2023

본 논문에서는 4세대 VNAND 공정으로 만들어진 Peri 소자의 스트레스 영역 별 time-dependent dielectric breakdown(TDDB) 열화 메커니즘을 분석하고, 기존의 수명 예측 모델보다 더 넓은 신뢰성 평가 영역에서 신속성과 정확성을 향상시킬 수 있는 수명 예측 보완 모델을 제시하였다. SiON 절연층 nMOSFET에서 5개의 Vstr 조건에 대해 각 10번의 constant voltage stress(CVS) 측정 후, stress-induced leakage current(SILC) 분석을 통해 저전계 영역에서의 전계 기반 열화 메커니즘과 고전계 영역에서의 전류 기반 열화 메커니즘이 주요함을 확인하였다. 이후 Weibull 분포로부터 time-to-failure(TF)를 추출하여 기존의 E-모델과 1/E-모델의 수명 예측 한계점을 확인하였고, 각 모델의 결합 분리 열화 상수(k)를 추출 및 결합하여 전계 및 전류 기반의 열화 메커니즘을 모두 포함하는 병렬식 상호보완 모델을 제시하였다. 최종적으로 실측한 TDDB 데이터의 수명을 예측할 시, 기존의 E-모델과 1/E-모델에 비해 넓은 전계 영역에서 각 메커니즘을 모두 반영하여 높은 스트레스에서 신속한 신뢰성 평가로 더 정확한 수명을 예측할 수 있음을 확인하였다.