• 대한전자공학회논문지TC
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• 제43권1호
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• pp.143-148
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• 2006

본 논문에서는 이중대역 무선랜 응용을 위한 SPDT(single-pole double-throw) 스위치를 설계 및 제작하였다. 높은 격리도와 송신단의 선형성을 개선하기 위해 적층-게이트(stacked-gate)를 이용하는 비대칭구조를 제안하였다. 제안한 SPDT 스위치의 트랜지스터의 게이트-폭과 제어전압 그리고 적층-게이트의 개수는 모의실험을 통해 최적의 값으로 설계되었고, 500mS/mm의 Gmmax와 150GHz의 fmax를 갖는 $0.25{\mu}m$ GaAs pHEMT 공정을 이용하여 제작하였다. 설계된 스위치는 $DC\~6GHz$ 대역에서 0.9dB 이하의 삽입손실과 송신시 40dB 이상의 격리도와 수신시 25dB 이상의 격리도를 나타내었고, -3/0V 제어전압으로 23dBm의 입력 PldB 를 보였다. 제작된 SPDT 스위치는 $1.8mm{\times}1.8mm$의 면적을 갖는다.

• 한국전자파학회논문지
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• 제11권1호
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• pp.84-92
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• 2000

2.4 GHz 대역 WLL 단말기용 GaAs MESFET MMIC 송신기를 설계하고 제작하였다. 설계된 송신기는 이중 평형 능동형 혼합기와 전압 부궤환 구조를 갖는 2단 구동증폭기로 구성하였다. 특히, 한 쌍의 소스 접지-게이트 접지(Common-Source. Common -Gate: CSCG) 구조를 사용하여 IF 입력 선호의 비대칭성으로 인한 동작영역 감소를 보상하였다. 또한 MESFET의 단자간 위상 특성을 이용하여 국부 발진기(La) 신호의 누설 전력을 억제 하였다. 제작된 칩의 크기는 $0.75\times1.75 mm^2$이었고 측정 결과 2.7 V. 55.2 mA에서 386 dB의 변환이득. 11.6 dBm 의 출력$P_{idB}$ 구동증폭기의 RF 출력 -5dBm에서 - 31.5 dBc의 IMD3의 특성을 얻었다. 따라서 제작된 송신기는 WLL 단말기에 적용 가능하다.

• 한국전기전자재료학회논문지
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• 제35권3호
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• pp.255-263
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• 2022

The subthreshold swing (SS) of an asymmetric junctionless double gate (AJLDG) MOSFET is analyzed by the use of Gaussian function. In the asymmetric structure, the thickness of the top/bottom oxide film and the flat-band voltages of top gate (V_fbf) and bottom gate (V_fbb) could be made differently, so the change in the SS for these factors is analyzed with the projected range and standard projected deviation which are parameters for the Gaussian function. An analytical subthreshold swing model is presented from the Poisson's equation, and it is shown that this model is in a good agreement with the numerical model. As a result, the SS changes linearly according to the geometric mean of the top and bottom oxide film thicknesses, and if the projected range is less than half of the silicon thickness, the SS decreases as the top gate oxide film is smaller. Conversely, if the projected range is bigger than a half of the silicon thickness, the SS decreases as the bottom gate oxide film is smaller. In addition, the SS decreases as V_fbb-V_fbf increases when the projected range is near the top gate, and the SS decreases as V_fbb-V_fbf decreases when the projected range is near the bottom gate. It is necessary that one should pay attention to the selection of the top/bottom oxide thickness and the gate metal in order to reduce the SS when designing an AJLDG MOSFET.