• 제목/요약/키워드: 블록 인코딩

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고성능 허프만 코덱의 VLSI 구조 (VLSI Architecture of High Performance Huffman Codec)

  • 최현준;서영호;김동욱
    • 한국정보통신학회논문지
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    • 제15권2호
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    • pp.439-446
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    • 2011
  • 본 논문에서는 비디오 코덱을 비롯한 멀티미디어 데이터 압축에 주로 이용되는 엔트로피 코딩 방식 중의 하나인 허프만 코딩을 위한 전용 하드웨어를 제안하고 구현하였다. 제안한 허프만 코덱은 허프만 인코더와 디코더로 구성되어 있다. 허프만 인코더는 룩업 테이블을 이용하여 심볼을 허프만 코드로 변환한다. 가변 길이의 허프만 코드는 데이터 패킷화 블록에서 32 비트의 일정한 형식으로 맞추어진 후에 프레임 단위로 직렬로 출력된다. 허프만 디코더는 직렬로 입력되는 비트스트림을 버퍼링 없이 트리 구조의 FSM을 이용하여 디코딩하여 심볼로 변환한다. 제안한 하드웨어는 동작의 유연성을 위해서 인코딩과 디코딩 하드웨어를 프로그래머블하게 동작시킬 수 있도록 하여 프로그래밍 과정을 통해서 다양한 허프만 코딩을 수행할 수 있도록 하였다. 구현한 하드웨어는 Altera사의 Cyclone III FPGA를 이용하여 검증하였고, 3725개의 LUT를 사용하면서 최대 365MHz로 동작이 가능하였다.

파라미터화된 복소수 승산기 IP 코어 (Parameterized IP Core of Complex-Number Multiplier)

  • 양대성;이승기;신경욱
    • 한국정보통신학회:학술대회논문집
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    • 한국해양정보통신학회 2001년도 춘계종합학술대회
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    • pp.307-310
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    • 2001
  • 디지털 통신 시스템의 기저대역 신호처리 회로의 핵심 연산블록으로 사용될 수 있는 파라미터화 된 복소수 승산기 IP (Intellectual Property)를 설계하였다. 사용자의 필요에 따라 승수와 피승수의 비트 수를 8-b∼24-b 범위에서 2-b 단위로 선택할 수 있도록 파라미터화 하였으며, GUI 환경의 코어 생성기 (PCMUL_GEN)에 의해 지정된 비트 치기의 복소수 승산기의 VHDL 코드를 생성한다. 설계된 복소수 승산기 IP 코어는 redundant binary (RB) 수치계와 본 논문에서 제안하는 새로운 방식의 radix-4 Booth 인코딩/디코딩 회로를 적용함으로써, 내력 구조 및 배선이 단순화되어 고집적/고속/저전력의 장점을 갖는다. 설계된 IP는 Xilinx FPGA 보드로 구현하여 기능을 검증하였다.

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무선 비디오 통신을 위한 피드백 채널 기반의 에러복구 알고리즘의 개발 (An Error Control Algorithm for Wireless Video Transmission based on Feedback Channel)

  • 노경택
    • 한국컴퓨터정보학회논문지
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    • 제7권2호
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    • pp.95-100
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    • 2002
  • 피드백 채널을 이용한 디코더는 인코더로 전송에러에 의한 오염된 매크로 블록들의 주소를 알려준다. NACK 메시지의 수신으로 인코더는 전송에러가 발생된 프레임의 GOB와 MB를 기준으로 forward dependency를 적용으로 확산된 에러전파영역을 지닌 다음순서의 프레임을 만들어낸다. 이 프레임으로 현재 인코딩 하려는 프레임의 각 MB안에 4-corner에 존재하는 픽셀들에 대한 backward dependency를 적용함으로써 오염된 MB을 찾아낼 수가 있다. 이들 오염된 MB들에 대한 INTRA코딩을 적용함으로써 에러확산을 완전히 중단시킬 수 있다. 이와 같이 빠른 알고리즘의 적용으로 보다 적은 연산량과 보다 적은 양의 메모리 요구를 얻을 수 있다 또한 이러한 장점은 실시간 비디오 전송에 특히 적합하다.

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압축 영상의 강건한 전송을 위한 효과적인 에러 내성 엔트로피 부호화 (The Efficient Error Resilient Entropy Coding for Robust Transmission of Compressed Images)

  • 조성환;김응석;김정식
    • 한국산학기술학회논문지
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    • 제7권2호
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    • pp.206-212
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    • 2006
  • 많은 영상과 비디오 압축 알고리듬들은 입력 영상을 블록으로 나눈 후, 각 블록 데이터로부터 가변 길이 부호 스트림을 생성한다. 가변 길이 부호를 에러 발생 환경 채널에 연속적으로 전송할 경우, 해당 부호화기들은 채널 에러에 많은 영향을 받는다. 따라서 대부분의 영상과 비디오 기법에서는 채널 에러에 대하여 비트 스트림을 보호하기 위한 방법으로 디코딩의 시작 위치를 지시하기 위한 재동기(resynchronization) 마커로 여분의 제어 비트들을 추가한다. 이런 여분의 추가 정보를 감소시키기 위한 기법으로 에러 내성 엔트로피부호화(EREC)가 널리 알려져 있다. 본 논문에서는 추가되는 여분의 제어 비트를 감소하기 위해 가변 길이 부호들을 고정 길이 부호의 형태로 인코딩 하는 에러 내성 엔트로피 코드(EREC : Error Resilient Entropy Code)의 성능을 향상시켜 전송 에러 발생에서 전송되는 압축 영상의 화질을 크게 개선할 수 있는 기법을 제안한다. 기존의 EREC와 제안 기법을 비교하였을 때, 동일한 비트 에러율(BER)에서 제안 기법이 객관적 화질뿐만 아니라 주관적으로도 향상된 화질의 결과 영상을 얻을 수 있었다.

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디스플레이 포트를 위한 고속 보조 채널 설계 (Fast Auxiliary Channel Design for Display Port)

  • 진현배;문용환;장지훈;김태호;송병철;강진구
    • 전기전자학회논문지
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    • 제15권2호
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    • pp.113-121
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    • 2011
  • 본 논문은 디스플레이포트의 보조채널에서 고속 데이터 전송을 할 수 있는 고속 양방향 보조 채널을 구성하기 위한 새로운 송 수신기 구조를 제안하고 적용에 대해 서술하였다. 제안된 고속 보조 채널은 저속 전송에서 맨체스터 인코딩을 사용하여 1Mbps대역폭을, 고속 전송에서 8B/10B인코딩 방식을 사용하여 720Mbps의 대역폭을 지원한다. 맨체스터 전송을 사용하여 고속 보조채널 및 메인링크의 링크 서비스 및 디바이스 서비스를 위한 저속 보조채널 블록을 제안하고, 8B/10B인코딩 방식을 통하여 보조채널을 통한 고속 데이터 전송을 위한 블록을 제안한다. 또한 데이터 패킷 구조와 데이터 전송방식에 대하여 정의하였다. 설계된 시스템은 Verilog HDL로 설계 되었으며, 고속 보조채널 송 수신기는 Xilinx Vertex4 FPGA을 사용하여 합성한 결과 7,648개의 LUTs와 6,020개의 registers를 사용 하였으며, 최대 동작 속도는 203MHz의 성능을 확인 하였다.

HDTV 영상의 원본비참조 화질평가 방법에 관한 연구 (A Study on No-reference Video Quality Assessment of High Definition Television)

  • 김민기;박대우
    • 한국정보통신학회:학술대회논문집
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    • 한국해양정보통신학회 2011년도 춘계학술대회
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    • pp.410-413
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    • 2011
  • 2012년 12월 31일을 기점으로 지상파 아날로그 방송이 종료되고 디지털 방송으로 전환되게 되어, 아날로그 방송에서는 크게 느껴지지 못했던, HDTV 영상 화질에 대한 문제가 대두되고 있다. 방송에서 쓰이는 영상의 경우 대부분 원본은 Tape형식이고, 이를 디지털방송에 맞는 형식으로 압축하여 인코딩한 이후 방송에 적합한 형태로 가공하여 서비스하게 되는데, 이때 MPEG압축 방식에 의해 발생하는 블로킹과 같은 새로운 증상에 대한 문제점이 나타나게 된다. 본 논문에서는, HDTV 영상 화질에서의 일반적으로 인간의 시각이 민감하게 반응하는 블록형 잡음에 대하여, 원본비참조 방법으로, 블록들에 대한 객관적인 점수화 방법에 대하여 연구한다. 본 연구를 통해 HDTV의 고품질화와 정보통신 영상 발전에 기여 할 것이다.

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인접블록의 움직임벡터를 이용한 고속 움직임추정 방식 (Fast Motion Estimation Algorithm Using Motion Vectors of Neighboring Blocks)

  • 소현호;김진상;조원경;김영수;서덕영
    • 한국통신학회논문지
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    • 제30권12C호
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    • pp.1256-1261
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    • 2005
  • 본 논문에서는 곱셈을 수행할 때 발생되는 스위칭 율을 줄이는 방식의 저전력 부스 곱셈기를 제안한다. radix-4 부스 알고리즘 (radix-4 Booth algorithm)은 입력에서 연속되는 3비트가 0이나 1의 같은 값을 가지게 되면, 부스 인코딩 결과로서 0을 발생시키는 특성을 가지고 있다. 따라서 곱셈기의 두 입력 중 더 작은 활성영역을 갖는 입력을 승수로 사용할 때 부분 곱셈결과가 0이 될 확률이 높다. 제안된 곱셈기는 곱셈식을 본래의 곱셈 입력 비트보다 더 작은 비트를 갖는 여러 게의 곱셈식으로 분할한 후, 각각의 곱셈들을 독립적으로 계산하여 각각의 곱셈의 결과를 더하여 최종적인 결과를 얻는다. 따라서 곱셈의 두 입력간의 교환율은 기존의 곱셈기보다 더 높아지게 된다. 이는 제안된 곱셈기의 부스 인코딩 결과가 0이 되는 확률이 기존의 곱셈기보다 더 높은 저전력 곱셈기를 구현할 수 있음을 의미한다. 제안된 곱셈기는 기존의 부스 곱셈기보다 최대 $20\%$ 정도의 소모전력이 감소됨을 확인하였다.

저전력 무선 센서 네트워크를 위한 FEC 성능 분석 (Performance Analysis of FEC for Low Power Wireless Sensor Networks)

  • 이민구;박용국;정경권;유준재;성하경
    • 한국정보통신학회:학술대회논문집
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    • 한국해양정보통신학회 2010년도 춘계학술대회
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    • pp.882-885
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    • 2010
  • 센서 네트워크는 에너지 제안이 있기 때문에 에너지가 효율적인 오류 정정 방법을 사용하는 것이 중요하다. 본 논문에서는 낮은 전송 전력으로 전송한 데이터를 FEC (Forward Error Correcting) 코드를 적용하는 방식을 제안한다. RS (Reed-Solomon) 코드는 FEC kd법 중의 하나로 블록 코드를 사용한다. RS 코드는 데이터에 추가한 리던던시로 동작한다. 인코딩 데이터는 저장되거나 전송될 수 있다. 오류가 발생했을 때 인코딩 된 데이터는 복원된다. 추가된 리던던시는 디코더에서 수신된 데이터에서 오류가 있는 부분을 감지하고 정정하는 데에 사용된다. RS 코드가 정정할 수 있는 오류의 수는 추가되는 리던던시에 의해 결정된다. 1분마다 32바이트를 전송할 경우 RS(15,13)은 138일, RS(31,27)은 132일, RS(63,57)은 126일, RS(127,115)는 111일, RS(255,239)는 103일의 수명을 예측할 수 있었다.

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HEVC 고속 변환 크기 결정 방법 (HEVC TRANSFORM UNIT PRUNING METHOD)

  • 강장병;이시웅;김재곤;최해철
    • 한국방송∙미디어공학회:학술대회논문집
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    • 한국방송공학회 2012년도 추계학술대회
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    • pp.172-175
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    • 2012
  • 본 논문은 HEVC (high efficiency video coding)의 복잡도 감소를 위한 고속 부호화 방법을 제안한다. 제안 방법은 마지막 0이 아닌 DCT 계수의 위치를 기준으로 블록의 평활성을 판단하고, 이에 따라 Transform Unit의 분할 여부를 빠르게 결정한다. 실험결과를 통해 미미한 0.5% BD-RATE 증가만으로 인코딩 타임을 약 20% 감소시킬 수 있음을 보인다.

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H.264/AVC용 고속 인터모드 결정 방법 연구 (A Study on High Inter Mode Decision Method for H.264/AVC)

  • 박승상;성경훈;고정환;권철희
    • 한국정보처리학회:학술대회논문집
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    • 한국정보처리학회 2015년도 추계학술발표대회
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    • pp.1494-1496
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    • 2015
  • 본 논문에서 제안하는 움직임 모드 알고리즘은 움직임 추정 이전에 움직임 모드를 결정하여 기존의 모든 블록에 대해 움직임 추정하는 방식을 선택된 모드에 대해서만 움직임 추정을 진행한다. 다른 모드 결정 방법과 비교했을 때 PSNR은 비슷한 수준이었고 비트율은 적은 것을 실험을 통해 확인 하였다. 반면 다양한 영상의 인코딩 시간을 측정하여 다른 방법보다 평균 30% 시간을 줄일 수 있다.