• 설비공학논문집
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• 제12권1호
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• pp.67-74
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• 2000

One of the important application of a contact melting process is a latent thermal energy storage owing to its high heat flux. In some previous works, the split fins have been employed in order to enhance the melting speed. In the present work, the close contact melting was experimentally investigated using an ice as specimen for both split and non-split fins. It was shown that the contact melting by split fins increases the melting rate compared to that of non-split ones.

• 대한전자공학회논문지SD
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• 제37권2호
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• pp.65-77
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• 2000

본 논문에서는 IC(Integrated Circuits) 칩들간의 배선 위상(topology)이 정해진 재구성 가능한(reconfigurable) FPGA(Field Programmable Gate Array) 기반 보드로의 회로 분할 문제로써 새로운 quadratic boolean programming 수식(formulation)을 제안한다. 본 수식의 목적은 회로 분할 시 사용하는 핀수와 네트들의 배선 길이의 합을 최소화하는 것이며 기존의 분할 방법에서 고려하는 제약조건 외에 서로 인접하지 않은 IC 칩들을 연결하기 위하여 다른 IC 칩을 통과(pass through)하는 네트들에 의해 사용되는 핀수도 고려한다. 또한 본 논문에서는 제안한 분할 문제를 효율적으로 해결하기 위하여 모듈 할당 방법으로 구성되어 있는 휴리스틱(heuristic) 분할 방법을 제안한다. 입력된 회로에 대하여 다른 분할 방법과 비교하여 실험한 결과 분할 문제의 주어진 제한들을 모두 만족하였다. 대부분의 배선된 회로에 대하여 핀 사용률이 적게 나타났으며 네트들의 사용한 배선 길이의 합은 최대 34.7% 적게 나타났다.

• 한국통신학회논문지
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• 제26권12A호
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• pp.2059-2066
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• 2001

본 논문에서는 프랙탈 영상압축에서 일차원 VLSI 어레이의 입력편의 수를 줄이기 위한 방법을 제안했다. 제안한 VLSI 어레이 구조에서는 쿼드-트리 분할방식을 사용하였으며 치역과 정의역의 데이터 입력핀을 공유함으로써 입력핀의 수를 50% 줄일 수 있었다. 또한 입력 데이터의 가중치가 낮은 하위의 몇 비트를 생략함으로써 데이터 입력핀의 수를 줄이고 처리요소의 내부 연산회로를 간단히 할 수 있었다. 이 방법의 성능을 검증하기 위하여 256x256 및 512$\times$512 Lena 영상을 사용하여 시뮬레이션을 수행했다. 그 결과, 원 입력 데이터의 최하위 2-비트를 제거하여도 신호대 잡음비가 약 32dB로 원 영상을 복원할 수 있었으며 치역과 정의역의 데이터 입력핀을 공유하는 VLSI 어레이에서 보다 입력핀을 추가로 25% 정도 줄일 수 있었다.

• 대한전자공학회논문지
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• 제26권5호
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• pp.145-151
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• 1989

본 논문에서는 semi-custom 방식의 레이아웃 설계중 게이트 배선 설계에서 배선의 효율을 높이기 위한 전처리 과정에 대해 논한다. Global 배선 설계의 결과로 주어진 각 채널에서의 핀 정보중 논리적으로 등가인 핀의 위치를 교환함으로써 detailed 배선에서 발생하는 싸이클을 해소할 수 있으며, 신호선의 분할에 의해 이웃하는 채널에서 중복으로 연결되는 신호선이 제거됨으로써 트랙수의 증가를 억제한다.

• 한국정보통신학회논문지
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• 제10권3호
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• pp.579-585
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• 2006

본 논문에서는 스펙트럼 분할된 WDM시스템의 성능해석시, 광전치 증폭기를 사용하여 일반적인 핀(PIN) 다이오드를 채용한 수신기를 통해 얻을 수 있는 수신감도를 개선하는 방법에 대해 해석하였다. 또한 온-오프키잉(OOK: On Off Keying)과 주파수 천이키잉(FSK: Frequency Shift Keying) 전송을 이용하여 표준에러 확률을 유지하기 위해 필요로 하는 비트당 광자의 수를 계산한 후 수신기에서 광신호와 전기신호의 다양한 대역폭 비가 변화하는 경우에 대하여 위의 값을 다시 도출함으로써 수신감도를 해석하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 1999년도 가을 학술발표논문집 Vol.26 No.2 (3)
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• pp.36-38
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• 1999

하드웨어의 제품 사양에는 제품의 특징, FBD(Functional Block Diagram), 핀의 기능 및 배열, 프로그래밍 모드 및 각 블록의 기능 등이 함께 제시된다. 이 때 다른 사양과는 달리 설계 초기 단계부터 설정되는 가장 개념적인 FBD는 마이크로프로세서의 경우 메모리 인터페이스, 레지스터 파일, 데이터패스, 예외처리기, 각종 제어기, 타이머 등으로 구성된다. FBD의 각 블록들은 여러 명의 설계자들에게 분할되고 이 중 마이크로프로세서 설계의 대부분의 시간을 소비하게 되는 각종 제어기의 설계는 여러 블록이 공동으로 제어 신호를 공유하게 된다. 이 신호에 의해 전체 시스템의 정확성(correctness)이 결정되므로 제어기예서 각 블록에 공급하는 제어 신호는 적절할 타이밍에 정확한 값을 가져야만 한다. 따라서 본 논문은 마이크로프로세서에서의 각 블록에 공급하는 제어 신호는 적절한 타이밍에 정확한 값을 가져야만 한다. 따라서 본 논문은 마이크로프로세서의 FBD를 모델링할 수 있는 시각도구를 제안함으로써 제어 신호에 따른 전체 블록의 유기적인 데이터 흐름을 한 눈에 파악할 수 있도록 한다. 이는 설계초기부터 각 블록들을 설계하는 설계자들간의 공통의 다이어그램인 FBD를 중심으로 설계를 해나감으로써 대화 오류를 감소시키고 제어신호 디버깅을 용이하게 하여 설계시간을 단축시키는 것을 목표로 한다.

• 한국통신학회논문지
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• 제25권5A호
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• pp.702-708
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• 2000

본 논문에서는 프랙탈 영상압축의 고속수행을 위한 최적의 파이프라인 주기를 갖는 일차원 VLSI 어레이를 설계했다. 고정분할 알고리즘을 변형하여 VLSI 어레이 설계에 적합하며 화질의 손상을 최소화하면서 압축율이 높은 알고리즘을 유도했다. 파이프라인의 각 세그먼트를 구성하는 PE의 연산시간을 가능한 균등하게 분포시켜 최적의 파이프라인의 주기를 얻었다. 이러한 결과로써 약 4배의 속도 향상을 얻을 수 있다. 정의역과 치역블럭의 입출력과 연산장치를 공유하여 입출력 핀의 수를 줄였다.

• 정보처리학회논문지A
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• 제8A권4호
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• pp.479-488
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• 2001

SoC 설계의 복잡도가 지속적으로 커짐에 따라 기존의 소프트웨어 모델을 이용한 시뮬레이션 방법으로는 이를 검증하기에는 너무 많은 시간이 소요되어 많은 문제가 있다. 이를 해결하기 위해 시뮬레이션 방법보다 훨씬 빠른 검증속도를 제공하는 다양한 FPGA 기반의 로직 에뮬레이터가 활발히 연구되어왔다. 하지만 제한된 FPGA 핀 수로 인해 FPGA 내부에서 매우 낮은 자원이용률을 초래하고 있을 뿐만 아니라, 검증 대상이 되는 회로의 크기가 커짐에 비례하여 에뮬에이션의 속도가 현저하게 느려지는 문제점이 있다. 본 논문에서는 파이프라인 방식의 신호전달을 통하에 FPGA의 자원이용률을 극대화할 수 있을 뿐만 아니라 에뮬레이션의 속도도 크게 높일 수 있는 시스템 수준의 새로운 에뮬레이터 구조와 소프트웨어를 제안한다. 파이프라인의 링을 통하여 다수의 로직신호선을 하나의 실제 핀에 할당하여 핀 제한 문제를 해결하고, FPGA 간의 신호전달 경로를 사용자회로와 분리시킴으로서 빠른 시스템 클록의 사용을 가능케 하며 분할된 회로간에 조합경로를 줄여 실제 에뮬레이션클록의 속도를 높일 수 있었다. 또한 신호의 전달을 파이프라인 방식으로 보내기 위해 적용하는 스케줄링을 계산의 복잡도가 낮은 휴리스틱 방법을 적용하였다. 12비트 마이크로콘트롤로를 간단한 휴리스틱 스케줄링 알고리즘을 적용한 실험결과를 통하여 높은 검증속도를 확인하였다.

• 한국산학기술학회논문지
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• 제13권8호
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• pp.3301-3306
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• 2012

LED 칩 패키징에서 다이 본딩은 분할된 칩을 리드 프레임에 고정시켜 칩이 이후 공정을 견딜 수 있도록 충분한 강도를 제공하는 중요한 공정이다. 기존의 다이 본더의 픽업 장치는 단순히 콜렛의 하강 동작과 이젝터 핀의 상승 동작만으로 구동되어 픽업 장치와 다이가 접촉하는 순간 충격에 의한 다이의 손상과 위치 정렬 오차에 대한 문제점이 발생한다. 본 연구에서는 위치 정렬 에러 및 다이의 손상을 최소화시키기 위하여 고정밀, 고속 이송이 가능한 픽업 헤드를 사용한 다이 본더 시스템을 개발하였다. 구조적 안정성을 평가하기 위해 다이 본더의 유한요소모델을 생성하였고 구조 해석을 수행하였다. 그다음, 다이 본더의 작동 주파수에 대해 픽업 헤드의 유한요소모델을 이용하여 진동해석을 수행하였다. 해석 결과, 다이 본더에 작용하는 응력 및 변위, 고유진동수에 대해 분석하였고 개발된 시스템의 구조적 안정성에 대해 확인하였다.

• 한국전자통신학회논문지
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• 제19권5호
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• pp.927-932
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• 2024

본 논문에서는 3D 프린팅 공정과 플라스틱 도금 공정을 이용하여 도파관 필터를 구현하였다. 도파관 필터는 캐비티 내부에 수직형 필라를 넣어 소형으로 구현된 공진기와 인덕티브 윈도우로 구성되었고, 입출력은 탭 선로 방식을 이용하여 커넥터의 핀을 필라에 연결하였다. 설계된 필터는 일반적인 캐비티를 이용하는 도파관 필터에 비해 약 91% 감소시킨 24.0 x 58.0 x 38.0 mm3의 부피를 가진다. 설계된 필터는 도금 공정을 위해 인덕티브 윈도우를 갖는 상부와 필라를 갖는 하부로 분할되어 모델링되었고, ABS 수지로 프린팅되었다. 프린트된 필터는 니켈 전극을 형성하여 10㎛의 구리를 도금하였다. 측정된 내부 필라 구조를 갖는 도파관 필터는 중심 주파수 2.397GHz에 4.76%의 대역폭을 나타냈으며, 중심 주파수에서의 삽입 손실은 0.15dB, 반사 손실은 20dB 이하의 특성을 나타냈다. 본 논문에서 제안한 내부 필라 구조를 갖는 도파관 필터와 그 제작 공정은 도파관 구조의 소자를 소형, 경량, 저가로 구현할 수 있어 다양한 초고주파 시스템에 응용될 수 있을 것이다.